【課題】 短時間且つ低コストでの実施が可能なスクリーニング方法を提供し、かかるスクリーニング方法を用いた不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】 制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置の製造方法であって、複数のメモリ素子が形成された後、最終配線工程が完了した不揮発性半導体記憶装置のウェハ上に形成された複数のメモリ素子に対して、消去電圧ストレスを印加した後、ウェハ全面に対し電磁波を照射することで浮遊ゲート内を電気的に中性な状態にする。その後、ウェハ上面に電磁波に対する透過性を有しない保護膜を成膜した後、ウェハテストによる良否判定を行う。 （もっと読む）

【課題】書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、浮遊電極と、第２の絶縁膜と、ゲート電極と、を有する不揮発性半導体記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、前記半導体層と前記ゲート電極との間に、前記第１の極性の電荷を前記第２の絶縁膜に注入する第１の電位差を与え、その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第２の電位差を与え、その後、前記第１の極性の電荷を前記浮遊電極に注入する第３の電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。 （もっと読む）

【課題】プログラム動作やリード動作を高速化でき，セルトランジスタが過消去状態になってもリード動作を正常に行う半導体記憶装置を提供する。
【解決手段】選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと，複数のメモリセルの選択トランジスタのゲートに接続される複数の選択ゲート線と，複数のメモリセルの記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と，複数のメモリセルの記憶トランジスタのソースに接続される複数のソース線と，選択ゲート線に交差し複数のメモリセルの選択トランジスタに接続される複数のビット線とを有し，プログラム動作では記憶トランジスタにソース線からドレイン電流を流し，リード動作では記憶トランジスタにソース線にドレイン電流を流す。 （もっと読む）

【課題】リテンション耐性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】１つのメモリセルＭＣが導電性電荷蓄積層と絶縁性電荷蓄積層ＥＣＳとを有している。導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。絶縁性電荷蓄積層ＥＣＳは第２のゲート絶縁層ＧＩ２に含まれ、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。第１のゲート電極層ＧＥ１上のコントロールゲート部分ＣＧと第２のゲート絶縁層ＧＩ２上のメモリゲート部分ＭＧとは電気的に接続されている。 （もっと読む）

【課題】読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子を提供する。
【解決手段】ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 （もっと読む）

【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
【解決手段】本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を備える。 （もっと読む）

【課題】半導体装置の製造工程数を少なくする為に、トランジスタを不揮発メモリ素子として利用する為の情報書込方法を提供する。
【解決手段】第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ１０ｂ、並びに第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び第１ゲート電極と同じ形状の第２ゲート電極を具備していて第１トランジスタと同一導電型の第２トランジスタ１０ｂを具備する半導体装置に情報を書き込む情報書込方法であって、第１ゲート絶縁膜に電子又は正孔を捕捉させて、第１トランジスタの閾値電圧の絶対値を低下させて規定値超にし、かつ第２トランジスタの閾値電圧の絶対値を規定値未満に維持することにより、第１トランジスタ１０ｂ及び第２トランジスタ１０ｂの一方に０を記憶させ、他方に１を記憶させて情報を書き込む。 （もっと読む）

【課題】不揮発性メモリ素子の作動方法を提供する。
【解決手段】電荷トラップ型メモリ素子に消去動作を行う作動方法において、電荷トラップメモリ素子にＤＣパルスとＤＣ摂動パルスとを含む複合パルスを印加して消去を行う電荷トラップ型メモリ素子の作動方法である。 （もっと読む）

【課題】信頼性を向上出来る半導体集積回路装置及び半導体記憶装置のテスト方法を提供すること。
【解決手段】 複数の不揮発性メモリセルＭＣを有するメモリブロックを備え、該メモリセルのテストを行う半導体メモリ２と、前記半導体メモリ２の前記テストを制御するテスト制御回路３とを具備し、前記テスト回路３は、前記メモリセルのゲート電圧を変化させつつ前記メモリセルからのデータ読み出し動作を、前記メモリブロック単位で行うように前記半導体メモリを制御する制御部２１と、前記半導体メモリ２において不良と判断された前記メモリセルの数を、各々の前記ゲート電圧毎にカウントするカウンタ部２２とを備え、前記カウンタ部２２におけるカウント数が、前記ゲート電圧を変化させた際に連続して一定の範囲内の数であった場合、前記制御部は当該メモリブロックを不良とみなす。 （もっと読む）

【課題】リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できる半導体装置を提供する。
【解決手段】ビット線ＢＬとワード線ＷＬとの交点にそれぞれ配置されるメモリセルトランジスタと、ビット線ＢＬとダミーワード線ＤＷＬ１との交点に配置される複数の第１のダミーセルトランジスタと、ビット線ＢＬとダミーワード線ＤＷＬ２との交点に配置される複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応するビット線ＢＬに接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応するビット線ＢＬに接続され、かつ同一のビット線ＢＬには前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている。 （もっと読む）

【課題】電荷保持性能を短時間で容易に評価することができ、安価に製造することのできる不揮発性半導体記憶装置を提供する。
【解決手段】制御ゲート電極ｇｃと浮遊ゲート電極ｇｆの２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタＴが行列状に配置された半導体基板１，１ａにおける略四角形状の領域であるメモリマットＭ，Ｍ１，Ｍ２，Ｍａ〜Ｍｇと、メモリマットＭ，Ｍ１，Ｍ２，Ｍａ〜Ｍｇを加熱する局部加熱手段とを有してなる不揮発性半導体記憶装置１００，１００ａ〜１００ｅ，１０１，１０１ａ，１０２ａ，１０２ｂとする。 （もっと読む）

【課題】チップサイズの増加を抑制しつつ動作テストの信頼性を向上出来る半導体記憶装置及びそのテスト方法を提供すること。
【解決手段】フローティングゲートを備えた第１ＭＯＳトランジスタを含むメモリセルＭＣと、前記第１ＭＯＳトランジスタのドレインを接続し、テスト動作時において第１電圧（ＶＤＤＰ−Ｖｔｈ）が印加されるビット線ＢＬと、電流経路が前記ビット線に接続され、前記テスト動作時において前記第１電圧（ＶＤＤＰ−Ｖｔｈ）を前記ビット線ＢＬに転送する第２ＭＯＳトランジスタ４０−０〜４０−ｎを含むカラムゲート１４と、前記書き込み時には前記第２ＭＯＳトランジスタ４０−０〜４０−ｎのゲートに第２電圧ＶＤＤＨを印加し、前記テスト動作時には前記第２電圧ＶＤＤＨより低い第３電圧ＶＳＷＢＳを印加する電源デコード回路１９、１３とを具備する。 （もっと読む）

不揮発性記憶素子のプログラミング中（あるいは、場合によっては、プログラミング後の読み出し動作中）の検証動作を含むデータ検出動作を実行するときに、第１電圧（Ｖｒｄ１）がプログラミング動作を受けた非選択ワードライン（４６４、４６６、４６８）に使用され、第２電圧（Ｖｒｄ２）がプログラミング動作を受けていない非選択ワードライン（４７２、４７４、４７６、４７８）に使用される。いくつかの実施形態では、第２電圧は第１電圧よりも低い。
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【課題】コンタクトホールの位置ズレを吸収し、かつ半導体記憶装置の小型化を図る手段を提供する。
【解決手段】半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極と、ゲート電極の両側の半導体基板の表層に形成された高濃度拡散層と、ゲート電極の両側面にそれぞれ接し、このゲート電極の両側の高濃度拡散層に達する半導体基板上の領域に形成された記憶素子と、ゲート電極および記憶素子を含む半導体基板上を覆う酸化シリコンからなる中間絶縁膜とを備えた半導体記憶装置において、記憶素子は、ゲート電極の高濃度拡散層側の側面を覆い、高濃度拡散層上に延在する第１のシリコン酸化膜と、第１のシリコン酸化膜上に積層された電荷蓄積窒化膜と、電荷蓄積窒化膜上に積層された第２のシリコン酸化膜と、第２のシリコン酸化膜上に形成されたシリコン窒化膜とを備える。 （もっと読む）

【課題】 半導体集積回路装置の静的消費電流テストを、一枚のウェーハ上で、複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性を、高い精度で測定できる半導体集積回路装置の検査方法を提供すること。
【解決手段】 互いに機能が異なっている複数の機能回路２〜５を、１つの半導体基板に混載した半導体集積回路装置の検査方法であって、機能回路２〜５相互間を、半導体基板内に設けた分離領域１０によって互いに分離すると共に、分離領域１０を半導体基板の側面に接触させ、少なくとも複数の機能回路２〜５に動作電圧を与えるために、複数の機能回路２〜５に少なくとも１つの高電位電源端子及び低電位電源端子とを具備し、複数の機能回路２〜５のうち少なくとも２つを同時に検査する。 （もっと読む）

【課題】ディスターブ特性を劣化させることなく、生産性を向上することが可能なデータ消去方法及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１１上に形成されたゲート電極１５と、ゲート電極１５の両サイドにそれぞれ形成された電荷蓄積部１８と、半導体基板１１上部であって電荷蓄積部１８下にそれぞれ形成された低濃度拡散領域１６と、ゲート電極１５下の領域及び低濃度拡散領域１６を挟む一対の領域にそれぞれ形成された高濃度拡散領域１７とを有する複数のメモリセル１が作り込まれたウェハを準備する。次に、ウェハに形成された全てのメモリセル１が有する電荷蓄積部１８が保持するデータを電気的に消去（電気的消去（２））した後、ウェハを高温下に所定時間放置（ベーク消去（３））する。 （もっと読む）

【課題】テストコストを低減可能な半導体記憶装置を提供すること。
【解決手段】フローティングゲートと制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルＭＣと、マトリクス状に配置されたメモリセルＭＣを備えたメモリセルアレイ１１と、ビット線に電圧を与える第１電圧供給回路１４、１６と、ソース線に電圧を与える第２電圧供給回路１５、１７とを具備し、第１電圧供給回路１４、１６は、隣接するビット線間に第１電位差５Ｖが生じ、且つソース線を挟んで隣接するビット線間に第１電位差より小さい第２電位差０Ｖが生じるようにビット線に対して電圧を印加し、第２電圧供給回路１５、１７は、隣接するソース線とビット線との間に、第２電位差より大きい第３電位差５Ｖが生じるようにソース線に対して電圧を印加する。 （もっと読む）

不揮発性メモリ（ＮＶＭ）アレイの余寿命を示すためのシステム及び方法（７００）は、集積回路に実現し得る。本方法は、１以上のセルを特徴付けることによりＮＶＭアレイの余寿命を推定して推定値を生成すること（７０３）と、推定値をしきい値と比較して比較値を生成すること（７０９）と、推定値がしきい値を満足する場合に、比較値に対応する指示を行うこと（７１１）とを含む。本システムは、ＮＶＭアレイ（２０１）と、ＮＶＭアレイを制御し、１以上のセルを特徴付けることによりＮＶＭアレイの余寿命を推定するとともに、ＮＶＭアレイの推定寿命に対応する出力信号を出力するように構成されたコントローラ（２０２）と、出力信号に対応するフラグを記憶するレジスタ（２１５）とを含み、フラグは、予測推定寿命に対応する情報をユーザに提供するために用い得る。
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