【課題】半導体記憶装置のトンネル絶縁膜の電荷分布を評価することが可能な半導体記憶装置の評価方法を提供する。
【解決手段】半導体記憶装置の評価方法は、浮遊ゲート型の半導体記憶装置の評価方法である。時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/qを乗じる。なお、εはトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記メモリセルのトンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)²)^0.5と表され、mは電子の質量、 Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。これにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める。 （もっと読む）

【課題】不揮発性半導体メモリのスクリーニングを、製造工程の生産性に影響を与えることなく、より確実に行えるようにする。
【解決手段】不揮発性半導体メモリの製造工程において、検査の結果良品と判定した後、１以上のフローティングゲートにデータを書き込む第１工程と、製造完了後、良品確認工程において、第１工程においてデータが書き込まれた全てのフローティングゲートから書き込んだデータが読み出せる場合には当該不揮発性半導体メモリを良品と判定する第２工程と、からなる。 （もっと読む）

【課題】本発明は、中間絶縁層、電荷蓄積層、及びトンネル絶縁層のうちの少なくとも１つが酸化ガリウムを含まない場合に比べて、情報の書込みと消去を繰り返しても閾値電圧の変動が抑制された不揮発性記憶素子を提供する。
【解決手段】基板と、ソース電極と、ドレイン電極と、チャネル層と、電荷蓄積層と、ゲート電極と、前記チャネル層及び前記電荷蓄積層の間に設けられたトンネル絶縁層と、前記電荷蓄積層及び前記ゲート電極の間に設けられた、中間絶縁層と、を備え、前記中間絶縁層、前記電荷蓄積層、及び前記トンネル絶縁層が酸化ガリウムを含み、前記チャネル層が有機半導体層である不揮発性記憶素子である。 （もっと読む）

【課題】データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。
【解決手段】不揮発性の記憶素子を有する第１の記憶部と、上記第１の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第２の記憶部（データバッファ）とを有する。そして、第２の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタとを有する。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】
複数のメモリセルＭを備えたメモリセルアレイと、複数のメモリセルＭの行方向に配列されたメモリセルＭに共通に接続された複数のワード線ＷＬと、複数のメモリセルＭの列方向に配列されたメモリセルＭに共通に接続された複数のビット線ＢＬと、メモリセルＭにデータの書き込みを行うとき、奇数番目のビット線ＢＬに接続されたメモリセルＭと偶数番目のビット線ＢＬに接続されたメモリセルＭとで書き込み順序を規定したヒューズデータを記憶したヒューズとを備え、奇数番目または偶数番目のビット線ＢＬに接続されたメモリセルＭの閾値分布の小さい方のメモリセルＭから書き込みを行うようにヒューズデータの書き込み順序が規定されることを特徴とする半導体記憶装置。 （もっと読む）

【課題】メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。
【解決手段】ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、前記制御回路は、前記ビット線のうち第１のビット線ＢＬｏに接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線ＢＬｅと、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線ＳＲＣに、正の第１の電圧Ｖｆｉｘを供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給する。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】 ベリファイ動作を高速化し、データの書き込み速度を向上する。
【解決手段】 メモリセルＭＣは、第１閾値電圧乃至第ｎ閾値電圧（ｎは２以上の自然数）により、データを記憶する。制御回路７は、入力データに応じて前記メモリセルに前記第１乃至第ｎ閾値電圧のいずれかを書き込む。制御回路７は、第１回目の書き込み動作により、メモリセルに第ｎ閾値電圧、第（ｎ−１）閾値電圧…第（ｎ−ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第２回目の書き込み動作により、メモリセルに第（ｎ−ｋ）閾値電圧、第（ｎ−ｋ−１）閾値電圧…第（ｎ−２ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第ｎ／ｋ回目の書き込み動作により、メモリセルに第ｋ閾値電圧、第（ｋ−１）閾値電圧…第２閾値電圧の（ｋ−１）値の閾値電圧を書き込む。 （もっと読む）

【課題】不揮発性メモリシステムを、プログラム妨害を低減又は防止するようにプログラムする。
【解決手段】１つの不揮発性メモリシステムに、複数のプログラム禁止スキームを採用している。プログラム禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラム禁止スキームは、選択ワードラインにおいてプログラム妨害を好適に最小化又は排除する。プログラミング動作の前と最中に、メモリシステムの温度を検出する。プログラム禁止スキームは、システムの温度に基づいて選択できる。 （もっと読む）

メモリデバイスを有するシステムにおいて、あるイベントがシステム操作中に検出される。メモリデバイスは、そのイベントの検出に応じて、メモリデバイスの使用に起因する劣化を反転させるために加熱される。別のシステムにおいて、メモリデバイスは、そのシステムの別のメモリデバイス内でのデータアクセス操作と同時に使用に起因する劣化を回復させるために加熱される。第１および第２のメモリデバイスと連結されたメモリコントローラを有する別のシステムにおいては、データは、メンテナンス操作が第１のメモリデバイス内において必要であると決定することに応じて、第１のメモリデバイスから第２のメモリデバイスに退避される。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
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【課題】コンタクトホールの導通状態を容易に検査できる欠陥検査方法を提供する。
【解決手段】半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに管状の両端が基板上面に設けられた２つの開口部で開口している管状コンタクトホールのＵ字管６に対し、開口部のうち一方の開口部を覆う可塑性膜４を第１の気圧状態で形成する被膜形成ステップと、可塑性膜４で覆われた基板を第１の気圧とは異なる第２の気圧状態にさらすことによって、Ｕ字管６のうちＵ字管６の管状の一部が塞がっているＵ字管６上の可塑性膜４を変形させる気圧変更ステップと、可塑性膜４が変形したか否かを観察することによって、Ｕ字管６の管状の一部が塞がっているか否かを検査する検査ステップと、を含む。 （もっと読む）

【課題】 優れたＱｂｄ特性とＲｄ特性を兼ね備えた良質な酸化珪素膜を形成する方法を提供し、もって信頼性の高い半導体デバイスを提供する。
【解決手段】ウエハＷをプラズマ処理装置に搬入し、ウエハＷのシリコン層５０１の表面をプラズマ酸化処理してシリコン層５０１の上に膜厚Ｔ_１で酸化珪素膜５０３を形成する。次に、酸化珪素膜５０３が形成されたウエハＷを熱酸化処理装置に移送し、酸化珪素膜５０３に対して熱酸化処理を実施することにより、目標膜厚Ｔ_２で酸化珪素膜５０５が形成される。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】メモリセルの特性のばらつきを補償する。
【解決手段】本発明の例に係る３次元積層型不揮発性半導体メモリは、半導体基板上に互いに絶縁されて積層されたワード線ＷＬ＜０＞〜ＷＬ＜３＞に接続された複数のメモリセルから構成されるメモリセルアレイと、メモリセルアレイに対する動作の設定情報を保持するレジスタ回路３３と、ワード線に供給する電位を制御する電位制御回路３５とを具備する。レジスタ回路３３は、複数のワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した電位の情報を保持し、この情報とアドレス信号Ａｄｄに基づいて、電位制御回路３５はワード線の各々に適した電位を生成し、ワード線に生成した電位を供給する。 （もっと読む）

【課題】高アスペクト比を有する多結晶シリコン膜のエッチング加工において、加工性の向上を図る。
【解決手段】シリコン基板１の上面にゲート絶縁膜４が形成され、その上面に多結晶シリコン膜５、７、電極間絶縁膜６などからなるゲート電極の積層膜からなる加工対象膜が形成されている。この上面に、ハードマスクとして機能するシリコン窒化膜８、酸化アルミニウム膜９が積層される。従来相当のシリコン窒化膜１０が単層の構成のハードマスクに比べ、ハードマスクを薄くすることができる。これによって、リソグラフィのパターン幅Ａに対して最終加工幅Ｃ１はＣ２に対して小さくすることができ、加工変換差を小さくすることができる。 （もっと読む）

【課題】半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域及びドレイン領域２とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、を有するメモリセルと、ゲート電極４と半導体層１との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部２０と、を備える。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）