半導体記憶装置の評価方法
【課題】半導体記憶装置のトンネル絶縁膜の電荷分布を評価することが可能な半導体記憶装置の評価方法を提供する。
【解決手段】半導体記憶装置の評価方法は、浮遊ゲート型の半導体記憶装置の評価方法である。時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/qを乗じる。なお、εはトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記メモリセルのトンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、 Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。これにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める。
【解決手段】半導体記憶装置の評価方法は、浮遊ゲート型の半導体記憶装置の評価方法である。時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/qを乗じる。なお、εはトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記メモリセルのトンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、 Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。これにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＮＡＮＤ型フラッシュメモリ等の浮遊ゲート型ＥＥＰＲＯＭを含む半導体記憶装置の評価方法に関する。
【背景技術】
【０００２】
例えば、ＮＡＮＤ型フラッシュメモリ等の浮遊ゲート型ＥＥＰＲＯＭの半導体記憶装置は、トンネル絶縁膜に電荷を通過させることで、浮遊ゲート中の電荷量を変化させる。
【０００３】
しかし、該トンネル絶縁膜中で電荷を移動させると、そのトンネル絶縁膜が劣化する（トラップが発生する）。これにより、該トンネル絶縁膜中に発生したトラップに電荷が蓄積され、データ保持特性が劣化する。
【０００４】
そして、従来は、トンネル絶縁膜中に電荷がどのように分布しているかは分からず、トンネル絶縁膜の膜質の調査や電子濃度分布の特徴を把握することは困難であった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】N. Mielke, H. Belbal, A. Fazio, Q. Meng, and N,Righos, ”Recovery effects in the distributed cycling of Flash memories,” in Proc. IRPS, pp. 29-35, 2006
【非特許文献２】N. Matsukawa, T. Funatsu, and R. Abe, “Distributed-cycling Effects for Data Retention Characteristics of Flash memories”, Extended Abs. 2008 SSDM, pp.236-237, 2008
【非特許文献３】S. Manzini and A. Modelli, “TUNNELING DISCHARGE OF TRAPPED HOLES IN SILICON DIOXIDE,” Insulating films on semiconductors, pp.112-115, 1983
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置のトンネル絶縁膜の電荷分布を評価することが可能な半導体記憶装置の評価方法を提供する。
【課題を解決するための手段】
【０００７】
実施例に従った半導体記憶装置の評価方法は、浮遊ゲート型の半導体記憶装置の評価方法である。時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/qを乗じる。なお、εはトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記メモリセルのトンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、 Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。これにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める。
【図面の簡単な説明】
【０００８】
【図１】ＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【図３】図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【図４】図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【図５】メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図６】メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図７】メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図８】メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図９】メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図１０】メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図１１】メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図１２】メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図１３】各温度で測定された閾値電圧Ｖｔの変化率を、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。
【図１４】各温度で測定された閾値電圧Ｖｔを、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。
【図１５】図１４に示す近似曲線Vt=f(ln(t))を微分することにより得られた微分係数S(t)=dVt/d(ln(t))を示す図である。
【図１６】式（６）に示す電子の存在確率と時間との関係の一例を示す曲線の図である。
【図１７】式（７）に示すデトラップ確率と位置ｘとの関係を示す図である。
【図１８】式（７）に示すデトラップ確率と位置ｘとの関係を示す図である。
【図１９】閾値電圧Ｖｔの時間の対数の変化に対する変化率Vt’mと、この変化率Vt’mから得られる電子濃度分布とを示す図である。
【発明を実施するための形態】
【０００９】
以下、実施例について図面に基づいて説明する。
【実施例１】
【００１０】
先ず、本実施形態の半導体記憶装置の評価方法の適用の対象となる浮遊ゲート型ＥＥＰＲＯＭ（半導体記憶装置）の一例としてＮＡＮＤ型フラッシュメモリの構成について説明する。
【００１１】
図１は、ＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【００１２】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、アドレスレジスタ１１と、を備える。
【００１３】
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
【００１４】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００１５】
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
【００１６】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１７】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、及びステータスリード等の各種コマンド、アドレスも入力される。
【００１８】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、外部からデータ入出力端子５、アドレスレジスタ１１を介して入力されたブロックを選択するためのアドレス信号に応じて、メモリセルアレイ１のブロックを選択する。そして、ロウデコーダ６は、選択したブロックのワード線に、制御回路７から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。なお、例えば、テスト動作時は、外部のテスター（図示せず）から該アドレス信号が入力される。
【００１９】
すなわち、ロウデコーダ６は、アドレス信号に応じて、メモリセルアレイ１の後述の複数のブロックのうちの何れかを選択し、ワード線の電圧を制御するようになっている。
【００２０】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
【００２１】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２２】
制御回路７は、メモリセルアレイ（ブロック）１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、及び、ウェル制御回路１０の動作を、制御するようになっている。
【００２３】
ここでは、この制御回路７には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路７は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、及び、ウェル制御回路１０に、供給するようになっている。
【００２４】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号及びコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００２５】
また、制御回路７は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択されたブロック以外の他のブロックを同時に選択するための同時選択信号をロウデコーダ６に出力して、複数（例えば、２つ）のブロックをロウデコーダ６に同時に選択させるようになっている。
【００２６】
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫＭ（なお、以下では、便宜上、単にＢＬＫと表記する場合もある）を有する。このブロックＢＬＫ０〜ＢＬＫＭは、データの書き込み・消去単位となる。
【００２７】
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜ＭＮと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣ（図示せず）に接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、及び、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
【００２８】
各行に配置されたメモリセルＭ０〜ＭＮの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬＮに接続されている。
【００２９】
ビット線ＢＬ０〜ＢＬＰは、ワード線ＷＬ０〜ＷＬＮと直行するように配置されている。
【００３０】
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬＰとの間に接続されている。
【００３１】
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
【００３２】
すなわち、ロウデコーダ６は、入力された該アドレスに応じて、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫＭを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、入力された該アドレスに応じて、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
【００３３】
ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【００３４】
図３に示すように、メモリセルＭ（Ｍ０〜ＭＮ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ：ＷＬ０〜ＷＬＮ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、ビット線と直交する方向に列んだ複数のメモリセルＭ間において共通となっている（図２）。
【００３５】
半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。
【００３６】
このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
【００３７】
すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。
【００３８】
一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。
【００３９】
このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
【００４０】
また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【００４１】
図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。
【００４２】
以下、本実施形態による半導体記憶装置の評価方法の一例について説明する。なお、以下では、浮遊ゲート型ＥＥＰＲＯＭとして、特に、既述のような構成を有するＮＡＮＤ型フラッシュメモリを選択した場合について説明するが、ＮＯＲ型フラッシュメモリを用いた場合も同様に説明される。また、トンネル絶縁膜がＳｉＯ２の場合について説明するが、他の絶縁膜であっても同様に説明される。
【００４３】
なお、この実施例１においては、データ保持（Data retention）におけるメモリセルの閾値電圧の変化から概略的にトンネル酸化膜中の電子濃度分布を求める原理と、それをベーク温度（放置温度）85℃におけるデータ保持の測定結果に応用した例を説明する。また、後述の実施例２においてはベーク温度を25℃から125℃まで広く振り、より広い領域の電子濃度分布を解析した例を説明する。更に、後述の実施例３、４においては、より詳細（高分解能）な電子濃度分布を求める方法とその例を説明する。
【００４４】
ここで、既述のように、浮遊ゲート型の半導体記憶装置のデータ保持（Ｄａｔａ ｒｅｔｅｎｔｉｏｎ）においては、トンネル絶縁膜への電子のトラップ／デトラップが問題になる。
【００４５】
このトンネル絶縁膜からの電荷のデトラップのモデルとしては、ＴＦＭ（Ｔｕｎｎｅｌｉｎｇ ｆｒｏｎｔ ｍｏｄｅｌ）が一般的に知られている。
【００４６】
このＴＦＭでは、トンネリングフロント（ｔｕｎｎｅｌｉｎｇ ｆｒｏｎｔ）がトンネル絶縁膜中に仮想的に形成される。このトンネリングフロントのトンネル絶縁膜の表面（例えば、図３のトンネル絶縁膜４３の表面４３ａ（ウェル４１との界面））からトンネル絶縁膜４３中の位置ｘ（ｔ）は、時間ｔの関数として、以下の式（１）で表される。
【００４７】
なお、式（１）において、ｍは、電子の質量、Ｅはトラップ（ｔｒａｐ）のエネルギー準位、ｈはプランク定数である。また、ｔ０は、トンネリングフロントの位置の変化が始まる時間であり、定数である。kは電荷がデトラップする時の存在確率の減衰率であり、mは電子の質量であり、 Ｅはトンネル絶縁膜のトラップのエネルギー準位であり、ｈはプランク定数であり、πは円周率である。
【００４８】
x(t)=(1/2k)*ln(t/t0) (1)
k=(2mE/(h/2π)2)0.5
ここで、トンネル絶縁膜の表面からの位置x(t)におけるトンネル絶縁膜の電子濃度分布を Ｒ（ｘ(t)）とすると、閾値電圧Vtの変化ｄＶｔは、次の式(２)で表される。
【００４９】
dVt=(Tox-x(t))*dQ/(Cr*ε)
= (Tox-x(t))*R(x(t))*q*dx/(Cr*ε)
= (Tox-x(t))*R(x(t))*q*(1/2k)*d(ln(t))/ (Cr*ε) (2)
ここで、上記式（２）において、位置ｘ(t)がトンネル絶縁膜の表面近傍であり、x(t) <<Toxとすると、式（２）から以下の式(３)が得られる。なお、実施例はこの式(3)に基づいて解析を進めるがx(t)<<Toxが成り立たないような場合は式(2)に戻って解析する必要がある。
【００５０】
dVt=Tox*dQ/(Cr*ε)
= Tox*R(x(t))*q*dx/(Cr*ε)
= Tox*R(x(t))*q*(1/2k)*d(ln(t))/ (Cr*ε) (3)
なお、式（２）、（３）において、Ｃｒはメモリセルのカップリング比、Ｔｏｘはトンネル絶縁膜の膜厚、ｄＱはトンネル絶縁膜がデトラップする電荷量、εはトンネル絶縁膜の誘電率、ｑは電子の電荷である。
【００５１】
従って、電子密度分布Ｒ（ｘ）は、(３)式から以下の式（４）のように求められる。
【００５２】
R(x) = (dVt/d(ln(t)))*ε*Cr*2k/Tox/q (4)
すなわち、式（４）に示すように、時間ｔの対数で閾値電圧Ｖｔを微分する（時間の対数の変化に対する閾値電圧Ｖｔの変化率dVt/d(ln(t))を求める）。そして、この変化率dVt/d(ln(t))にε*Cr*2k/Tox/qを掛けることにより電子濃度分布Ｒ（ｘ）を求めることができる。
【００５３】
実際の例として、ＮＡＮＤ型フラッシュメモリを用い、複数のサンプルに書込み/消去を行った後、８５℃で放置し、所定のラップタイムの各時間ｔ（以下では、便宜上、必要に応じて、時間ｔ（ｉ）、ｉ＝１、２、３・・・、と表記する）でメモリセルの閾値電圧Ｖｔ（以下では、便宜上、必要に応じて、閾値電圧Ｖｔ（ｉ）、ｉ＝１、２、３・・・、と表記する）を測定した。
【００５４】
ここで、図５は、メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図６は、メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【００５５】
或る時間ｔ(ｉ)における閾値電圧Ｖｔを閾値電圧Ｖｔ(ｉ)とすると、或る時間ｔｉから時間ｔ（ｉ＋１）の対数の変化に対する閾値電圧Ｖｔ（ｉ）の変化率Ｓｉ（すなわち、ΔＶｔ／Δｌｎ（ｔ））は、式（５）で表される。
【００５６】
Si=（Vt(i+1)−Vt(i）)/(ln(t(i+1))−ln(t(i))) (５)
この式（５）を用いると、例えば、時間ｔ４における閾値電圧Ｖｔ４の変化率Ｓ４は、S4=(Vt5−Vt4)/(ln(t5)−ln(t4)）となる。同様にして、各々のラップタイムの時間ｔ(ｉ)に対して変化率Ｓｉを求める（図６）。
【００５７】
この変化率Ｓｉにε*Cr*2k/Tox/qを掛けることにより、式(１)で表される位置x(t)=(1/2k)*ln(t/t0)における、電子濃度分布Ｒ（ｘ）を得ることができる。
【００５８】
また、例えば、図５に示す各測定点（ｌｎ（t（ｉ）)、Vｔ（ｉ））を通る近似曲線Vt=f(ln(t))を求め、この近似曲線Vtの微分係数S(t)=dVt/d(ln(t))にε*Cr*2k/Tox/qを掛けることにより、電子濃度分布Ｒ（ｘ）を求めるようにしてもよい。
【００５９】
以上のように、本実施例１に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。特に、分解能数Åで絶縁膜表面付近の電子濃度分布を得ることができる。
【実施例２】
【００６０】
本実施例２では、より広い範囲の電子濃度分布を得るための半導体記憶装置の評価方法の一例について説明する。
【００６１】
ここで、図７は、メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図８は、メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。また、図９は、メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図１０は、メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。また、図１１は、メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図１２は、メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。なお、放置温度８５℃における、測定結果は図５と同様であり、閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）は図６と同様である。
【００６２】
先ず、実施例１と同様に、ＮＡＮＤ型フラッシュメモリを用い、複数のサンプルに書込み/消去を行った後、２５℃、４０℃、８５℃、１２５℃で放置し、所定のラップタイムの各時間ｔでメモリセルの閾値電圧Ｖｔを測定する。これにより、例えば、図５、図７、図９、図１１に示す各温度で放置した場合の閾値電圧の変化結果を得る。
【００６３】
次に、各ラップタイム間における時間ｔの対数の変化に対する閾値電圧Ｖｔの変化率Si=（Vt(i+1)−Vt(i)）/(ln(t(i+1))−ln(t(i)))を計算する。
【００６４】
これにより、例えば、図６、図８、図１０、図１２に示す各放置温度で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）を得る。
【００６５】
次に、各放置温度に対して得られた閾値電圧Ｖｔの変化率ΔＶｔ／Δｌｎ（ｔ）を、メモリセルのデータ保持の活性化エネルギーＥａ（通常、シリコン酸化膜SiO2においてはこの活性化エネルギーは1ｅＶ前後）を用いて、２５℃換算の時間に換算して重ね合わせる。
【００６６】
ここで、図１３は、各温度で測定された閾値電圧Ｖｔの変化率を、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。なお、図１３において、四角のプロットが２５℃のデータであり、菱形のプロットが４０℃のデータを２５℃換算したデータであり、三角形のプロットが８０℃のデータを２５℃換算したデータであり、円形のプロットが１２５℃のデータを２５℃換算したデータである。
【００６７】
図１３に示すように、２５℃換算で、実施例１の場合よりも長い時間の経過に対する閾値電圧Ｖｔの変化率ΔＶｔ／Δｌｎ（ｔ）を得ることができる。
【００６８】
この図１３の縦軸である閾値電圧Ｖｔの変化率dVt/d(ln(t))に、式（４）の右辺に含まれるε*Cr*2k/Tox/qを掛ければ、電子濃度分布を得ることができる。
【００６９】
このような加速試験により、より短い測定時間で、より広い範囲の電子濃度分布を得ることができる。
【００７０】
また、別な手法として、各温度で測定されたデータを２５℃換算の時間に換算して、閾値電圧Ｖｔを重ね合わせ、その全測定点にフィッティングさせた近似曲線Vt=f(ln(t))を求めてもよい。ここで、図１４は、各温度で測定された閾値電圧Ｖｔを、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。
【００７１】
図１４に示すように、２５℃換算で、よりも長い時間の経過に対する閾値電圧Ｖｔ、すなわち、近似曲線Vt=f(ln(t))を得ることができる。
【００７２】
次に、この近似曲線Vt=f(ln(t))の微分係数S(t)=dVt/d(ln(t))を計算する。ここで、図１５は、図１４に示す近似曲線Vt=f(ln(t))を微分することにより得られた微分係数S(t)=dVt/d(ln(t))を示す図である。
【００７３】
図１５に示すように、２５℃換算で、より長い時間の経過に対する閾値電圧Ｖｔの変化率ΔＶｔ／Δｌｎ（ｔ）を得ることができる。
【００７４】
この図１５の縦軸である閾値電圧Ｖｔの変化率dVt/d(ln(t))に、式（４）の右辺に含まれるε*Cr*2k/Tox/qを掛けることによっても、より広い範囲の電子濃度分布が得られる。
【００７５】
以上のように、本実施例２に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。特に、分解能数Åで絶縁膜表面付近の電子濃度分布を得ることができる。
【実施例３】
【００７６】
この実施例３においては、より詳細（高分解能）な電子濃度分布を求める方法とその例を説明する。
【００７７】
既述のＴＦＭの詳細な計算によると、電界が小さく且つトンネル絶縁膜の表面近傍でトンネル絶縁膜の表面から距離xにある電子の存在確率P(x、t) は、時間tと距離xの関数として、次の式（６）のように表される。
【００７８】
P(x、t)=exp(-A*t*exp(−2kx)) (６)
なお、この式（６）において、Aは、電子がトンネル絶縁膜をトンネリングする頻度（atempt frequency）に関係する定数である。
【００７９】
ここで、時間の対数が等間隔D=ln(t(i+1))-ln(ti)になるように選んだラップタイム毎のこの式（６）に示す関数の曲線を求めた。図１６は、式（６）に示す電子の存在確率と時間との関係の一例を示す曲線の図である。なお、図１６において、より右側に位置する曲線が、より時間が経過した状態の曲線である、
引き続くラップタイム間における電子の存在確率P(x、t)の差ΔP(x、ti)が、その時間間隔で位置xにある電子がデトラップするデトラップ確率T(x、ti)となる。このデトラップ確率T(x、ti)は、以下の式（７）のように表される。
【００８０】
T(x、t(i))=ΔP(x、t(i))=exp(−A*t(i+1)*exp(−2kx))−exp(−A*t(i)*exp(−2kx)) (7)
ここで、図１７、図１８は、式（７）に示すデトラップ確率と位置ｘとの関係を示す図である。
【００８１】
時間t(i)とt(i+1)との間に測定される閾値電圧Ｖｔの変化ΔＶｔ(t(i))は、以下の式(８)で表される。
【００８２】
ΔVt(t(i))= ∫(Tox-x)*T(x,t(i))*R(x)*q/ε/Crdx (8)
そして、x<<Tox の場合はΔQ(ti)=ｑ＊∫T(x、t(i))＊R(x)dxとすると、式（８）は、式（９）のように表される。なお、Q(t(i))は、時間t(i)でトンネル絶縁膜にトラップされている電荷であり、トンネル絶縁膜にトラップされた電子数の時間変化ΔQ(t(i))/q=Q(t(i+1)）)/q−Q(t(i))/qとなる。また、この実施例では、式（９）で解析を進めるが、x(t(i))<<Toxが成り立たない場合は式（８）に戻って解析する必要がある。
【００８３】
ΔVt(t(i))= Tox*ΔQ(t(i))/ε/Cr (9)
従って、閾値電圧Ｖｔの変化から求めた電子濃度は、実際の電子濃度にT(x、t(i))を掛けてxで積分したものになっている。
【００８４】
図１７、図１８に示すように、デトラップ確率T(x、t(i))は、位置x(t(i))にピークを持っているとはいえFWHM（full width at half maximum）は約６Åである。従って実施例１、２の評価方法では、電子濃度分布を半値幅約6Å（すなわち空間分解能が約6Å）の顕微鏡で眺めているようなものであり、実際の電子濃度分布よりぼやけたものしか得られていないことが分かる。
【００８５】
実際にΔＶｔの時間変化から電子濃度分布R(x)を求めるには、以下のようにする。
【００８６】
まず、T(x、t(i))の関数から電子濃度分布R(x)を電子数の時間変化ΔQ/qへ変換する変換正方行列Tn、m=T(xn、tm)を作る。
【００８７】
ここで、xnは計算機で計算するための酸化膜の深さ方向メッシュ点の値を表す。tmはΔＶｔを求める時間メッシュ点の値である。tmは実際の時間の対数の間隔が等しくなるように測定時間を分割して決める。
【００８８】
また、閾値電圧Ｖｔの時間の対数の変化に対する変化率Vt’mは、その時間変化の近似曲線Ｖｔ(t)を求め、この近似曲線Ｖｔ(t)からVt’m=dVt(tm)/d(ln(t))を求める（図１５）。
【００８９】
この求められたVt’m=dVt(tm)/d(ln(t))に時間の対数の間隔D=ln(t(i+1))-ln(ti)を掛けたものがΔVtになる。したがって、ΔVt(tm)= D* Vt’m =D* Tox* dQ(tm)/d(ln(t))/ε/Cr、即ち、式（１０）、（１１）の関係が成り立つ。
【００９０】
ΔQ(tm)= D*dQ(tm)/d(ln(t)=D* Vt’m*ε*Cr/ Tox (10)
Σn (Tm,n*Rn)=ΔQ(tm)/q= D* Vt’m*ε*Cr/ Tox/q (11)
ここで、Vt’m、即ちVt’mに比例するΔQ(tm)と、変換正方行列Tm、nとが既知である。そこで、変換正方行列Tm、nの逆行列T’n、mを求め、この逆行列T’n、mとΔQ(tm)/qから次式(1２)により、電子濃度分布Rn求める。ここで、図１９は、閾値電圧Ｖｔの時間の対数の変化に対する変化率Vt’mと、この変化率Vt’mから得られる電子濃度分布とを示す図である。
【００９１】
R(xn)= Rn = Σm（T’n、m*ΔQ(tm)/q） (12)
また、既知のΔQ(tm)/qとTm,nと未知のRnの間の関係は、式（１３）のように表される。
【００９２】
ΔQ(tm) /q=Σn(Tm,n* Rn) (13)
この式(13)の関係から、ガウス=ザイデル法を用いて電子濃度分布Rn=R(xn)を求めてもよい。
【００９３】
以上のように、本実施例３に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。更に、実施例１、２と比較して、より高分解能で絶縁膜表面付近の電子濃度分布を得ることができる。
【実施例４】
【００９４】
この実施例４においては、実施例３と同様に、より詳細（高分解能）な電子濃度分布を求める方法とその例を説明する。
【００９５】
トンネリングフロントの動きを表す式(1)を時間tについて解くと次式(1４)が得られる。
【００９６】
t=t0*exp(2kx(t)) (1４)
この式（１４）においてx(t)=Xとし、既述の式（６）の電子の存在確率Ｐ（ｘ、ｔ）のtに代入すると、次の式（１５）が得られる。
【００９７】
P(x、t)=exp(-A* t0*exp(2kX)*exp(−2kx))
= exp(-A* t0*exp(2k(X−x)) (１５)
ここで、ln(t)=ln(t0)＋2kX、なのでd(ln(t))=2kdXである。したがって式(15)の両辺をln(t)で微分すると、式（１６）が得られる。
【００９８】
d(P(x、t))/ d(ln(t))= d(P(x、t))/2k dX
= (-A* t0)exp(-A* t0*exp(2k(X−x)))* exp(2k(X−x)) (1６)
=T(X-x)
この式（1６）に示すように、式（1６）の左辺の存在確率P(x、t)の微分d(P(x、t))/ d(ln(t))は、変数（X−x）のみの関数であるので、T(X-x)と表すことができる。
【００９９】
この式（1６）の関係を用いると、トンネリングフロントがXにあるときの時間ｔの対数の変化に対する電荷の変化率dQ/ d(ln(t)は、式（1７）で表される。
【０１００】
dQ(X)/ d(ln(t))= q*∫R(x)* T(X-x)dx (1７)
この式（1７）は、電子濃度分布R(x)を関数T(x)で畳み込み積分したものであり、R*Tと表される。この式（1７）を用いると、閾値電圧Ｖｔの時間の対数の変化に対する変化率dVt(t)/d(ln(t))は、式（1８）のように表される。
【０１０１】
dVt(t)/d(ln(t))=(Tox/ε/Cr)*(dQ(x)/d(ln(t))
=(Tox/ε/Cr)*(R*T) (1８)
実際には、まず、測定された閾値電圧Vt(t(i))から既述の図１４に示すような近似曲線Vt(t)を求め、更に、既述の図１５に示すようなVt’(t)= dVt(t)/d(ln(t))を求める。
【０１０２】
そして、求められたdVt(t)/d(ln(t))に対して変換関数Tで逆畳み込み積分を実行することにより、電子密度分布Ｒ（ｘ）を求めることができる。
【０１０３】
このように、変換行列の求め方が式(７)と式(１６)の違いがあるだけであり、これを解く手順は、図１７から図１９の結果を得るための実施例３の手順と同様である。
【０１０４】
また、実施例３の場合と同様に、ガウス=ザイデル法を用いて、電子密度分布Ｒｎを求めてもよい。
【０１０５】
以上のように、本実施例４に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。更に、実施例１、２と比較して、より高分解能で絶縁膜表面付近の電子濃度分布を得ることができる。
【０１０６】
なお、以上の各実施例にいては、浮遊ゲート型フラッシュメモリに適用した場合について説明したが、本実施形態による半導体記憶装置の評価方法は、ＭＯＳ（Metal-Oxide-Silicon）、ＭＮＯＳ（Metal-Nitride-Oxide-Silicon）、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）等の単層ゲートおよび多層ゲートからなるトランジスタやキャパシタのゲート絶縁膜中の電子濃度分布の評価についても適用が可能である。
【０１０７】
更に、本実施形態による半導体記憶装置の評価方法は、閾値電圧Ｖｔに代えてフラットバンド電圧Ｖｆｂを測定しても、同様に電子濃度分布を評価することができる。
【０１０８】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１０９】
１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ 半導体記憶装置
【技術分野】
【０００１】
本発明の実施形態は、ＮＡＮＤ型フラッシュメモリ等の浮遊ゲート型ＥＥＰＲＯＭを含む半導体記憶装置の評価方法に関する。
【背景技術】
【０００２】
例えば、ＮＡＮＤ型フラッシュメモリ等の浮遊ゲート型ＥＥＰＲＯＭの半導体記憶装置は、トンネル絶縁膜に電荷を通過させることで、浮遊ゲート中の電荷量を変化させる。
【０００３】
しかし、該トンネル絶縁膜中で電荷を移動させると、そのトンネル絶縁膜が劣化する（トラップが発生する）。これにより、該トンネル絶縁膜中に発生したトラップに電荷が蓄積され、データ保持特性が劣化する。
【０００４】
そして、従来は、トンネル絶縁膜中に電荷がどのように分布しているかは分からず、トンネル絶縁膜の膜質の調査や電子濃度分布の特徴を把握することは困難であった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】N. Mielke, H. Belbal, A. Fazio, Q. Meng, and N,Righos, ”Recovery effects in the distributed cycling of Flash memories,” in Proc. IRPS, pp. 29-35, 2006
【非特許文献２】N. Matsukawa, T. Funatsu, and R. Abe, “Distributed-cycling Effects for Data Retention Characteristics of Flash memories”, Extended Abs. 2008 SSDM, pp.236-237, 2008
【非特許文献３】S. Manzini and A. Modelli, “TUNNELING DISCHARGE OF TRAPPED HOLES IN SILICON DIOXIDE,” Insulating films on semiconductors, pp.112-115, 1983
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置のトンネル絶縁膜の電荷分布を評価することが可能な半導体記憶装置の評価方法を提供する。
【課題を解決するための手段】
【０００７】
実施例に従った半導体記憶装置の評価方法は、浮遊ゲート型の半導体記憶装置の評価方法である。時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/qを乗じる。なお、εはトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記メモリセルのトンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、 Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。これにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める。
【図面の簡単な説明】
【０００８】
【図１】ＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【図３】図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【図４】図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【図５】メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図６】メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図７】メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図８】メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図９】メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図１０】メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図１１】メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。
【図１２】メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【図１３】各温度で測定された閾値電圧Ｖｔの変化率を、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。
【図１４】各温度で測定された閾値電圧Ｖｔを、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。
【図１５】図１４に示す近似曲線Vt=f(ln(t))を微分することにより得られた微分係数S(t)=dVt/d(ln(t))を示す図である。
【図１６】式（６）に示す電子の存在確率と時間との関係の一例を示す曲線の図である。
【図１７】式（７）に示すデトラップ確率と位置ｘとの関係を示す図である。
【図１８】式（７）に示すデトラップ確率と位置ｘとの関係を示す図である。
【図１９】閾値電圧Ｖｔの時間の対数の変化に対する変化率Vt’mと、この変化率Vt’mから得られる電子濃度分布とを示す図である。
【発明を実施するための形態】
【０００９】
以下、実施例について図面に基づいて説明する。
【実施例１】
【００１０】
先ず、本実施形態の半導体記憶装置の評価方法の適用の対象となる浮遊ゲート型ＥＥＰＲＯＭ（半導体記憶装置）の一例としてＮＡＮＤ型フラッシュメモリの構成について説明する。
【００１１】
図１は、ＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【００１２】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、アドレスレジスタ１１と、を備える。
【００１３】
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
【００１４】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００１５】
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
【００１６】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１７】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、及びステータスリード等の各種コマンド、アドレスも入力される。
【００１８】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、外部からデータ入出力端子５、アドレスレジスタ１１を介して入力されたブロックを選択するためのアドレス信号に応じて、メモリセルアレイ１のブロックを選択する。そして、ロウデコーダ６は、選択したブロックのワード線に、制御回路７から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。なお、例えば、テスト動作時は、外部のテスター（図示せず）から該アドレス信号が入力される。
【００１９】
すなわち、ロウデコーダ６は、アドレス信号に応じて、メモリセルアレイ１の後述の複数のブロックのうちの何れかを選択し、ワード線の電圧を制御するようになっている。
【００２０】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
【００２１】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２２】
制御回路７は、メモリセルアレイ（ブロック）１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、及び、ウェル制御回路１０の動作を、制御するようになっている。
【００２３】
ここでは、この制御回路７には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路７は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、及び、ウェル制御回路１０に、供給するようになっている。
【００２４】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号及びコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００２５】
また、制御回路７は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択されたブロック以外の他のブロックを同時に選択するための同時選択信号をロウデコーダ６に出力して、複数（例えば、２つ）のブロックをロウデコーダ６に同時に選択させるようになっている。
【００２６】
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫＭ（なお、以下では、便宜上、単にＢＬＫと表記する場合もある）を有する。このブロックＢＬＫ０〜ＢＬＫＭは、データの書き込み・消去単位となる。
【００２７】
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜ＭＮと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣ（図示せず）に接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、及び、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
【００２８】
各行に配置されたメモリセルＭ０〜ＭＮの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬＮに接続されている。
【００２９】
ビット線ＢＬ０〜ＢＬＰは、ワード線ＷＬ０〜ＷＬＮと直行するように配置されている。
【００３０】
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬＰとの間に接続されている。
【００３１】
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
【００３２】
すなわち、ロウデコーダ６は、入力された該アドレスに応じて、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫＭを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、入力された該アドレスに応じて、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
【００３３】
ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【００３４】
図３に示すように、メモリセルＭ（Ｍ０〜ＭＮ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ：ＷＬ０〜ＷＬＮ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、ビット線と直交する方向に列んだ複数のメモリセルＭ間において共通となっている（図２）。
【００３５】
半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。
【００３６】
このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
【００３７】
すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。
【００３８】
一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。
【００３９】
このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
【００４０】
また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【００４１】
図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。
【００４２】
以下、本実施形態による半導体記憶装置の評価方法の一例について説明する。なお、以下では、浮遊ゲート型ＥＥＰＲＯＭとして、特に、既述のような構成を有するＮＡＮＤ型フラッシュメモリを選択した場合について説明するが、ＮＯＲ型フラッシュメモリを用いた場合も同様に説明される。また、トンネル絶縁膜がＳｉＯ２の場合について説明するが、他の絶縁膜であっても同様に説明される。
【００４３】
なお、この実施例１においては、データ保持（Data retention）におけるメモリセルの閾値電圧の変化から概略的にトンネル酸化膜中の電子濃度分布を求める原理と、それをベーク温度（放置温度）85℃におけるデータ保持の測定結果に応用した例を説明する。また、後述の実施例２においてはベーク温度を25℃から125℃まで広く振り、より広い領域の電子濃度分布を解析した例を説明する。更に、後述の実施例３、４においては、より詳細（高分解能）な電子濃度分布を求める方法とその例を説明する。
【００４４】
ここで、既述のように、浮遊ゲート型の半導体記憶装置のデータ保持（Ｄａｔａ ｒｅｔｅｎｔｉｏｎ）においては、トンネル絶縁膜への電子のトラップ／デトラップが問題になる。
【００４５】
このトンネル絶縁膜からの電荷のデトラップのモデルとしては、ＴＦＭ（Ｔｕｎｎｅｌｉｎｇ ｆｒｏｎｔ ｍｏｄｅｌ）が一般的に知られている。
【００４６】
このＴＦＭでは、トンネリングフロント（ｔｕｎｎｅｌｉｎｇ ｆｒｏｎｔ）がトンネル絶縁膜中に仮想的に形成される。このトンネリングフロントのトンネル絶縁膜の表面（例えば、図３のトンネル絶縁膜４３の表面４３ａ（ウェル４１との界面））からトンネル絶縁膜４３中の位置ｘ（ｔ）は、時間ｔの関数として、以下の式（１）で表される。
【００４７】
なお、式（１）において、ｍは、電子の質量、Ｅはトラップ（ｔｒａｐ）のエネルギー準位、ｈはプランク定数である。また、ｔ０は、トンネリングフロントの位置の変化が始まる時間であり、定数である。kは電荷がデトラップする時の存在確率の減衰率であり、mは電子の質量であり、 Ｅはトンネル絶縁膜のトラップのエネルギー準位であり、ｈはプランク定数であり、πは円周率である。
【００４８】
x(t)=(1/2k)*ln(t/t0) (1)
k=(2mE/(h/2π)2)0.5
ここで、トンネル絶縁膜の表面からの位置x(t)におけるトンネル絶縁膜の電子濃度分布を Ｒ（ｘ(t)）とすると、閾値電圧Vtの変化ｄＶｔは、次の式(２)で表される。
【００４９】
dVt=(Tox-x(t))*dQ/(Cr*ε)
= (Tox-x(t))*R(x(t))*q*dx/(Cr*ε)
= (Tox-x(t))*R(x(t))*q*(1/2k)*d(ln(t))/ (Cr*ε) (2)
ここで、上記式（２）において、位置ｘ(t)がトンネル絶縁膜の表面近傍であり、x(t) <<Toxとすると、式（２）から以下の式(３)が得られる。なお、実施例はこの式(3)に基づいて解析を進めるがx(t)<<Toxが成り立たないような場合は式(2)に戻って解析する必要がある。
【００５０】
dVt=Tox*dQ/(Cr*ε)
= Tox*R(x(t))*q*dx/(Cr*ε)
= Tox*R(x(t))*q*(1/2k)*d(ln(t))/ (Cr*ε) (3)
なお、式（２）、（３）において、Ｃｒはメモリセルのカップリング比、Ｔｏｘはトンネル絶縁膜の膜厚、ｄＱはトンネル絶縁膜がデトラップする電荷量、εはトンネル絶縁膜の誘電率、ｑは電子の電荷である。
【００５１】
従って、電子密度分布Ｒ（ｘ）は、(３)式から以下の式（４）のように求められる。
【００５２】
R(x) = (dVt/d(ln(t)))*ε*Cr*2k/Tox/q (4)
すなわち、式（４）に示すように、時間ｔの対数で閾値電圧Ｖｔを微分する（時間の対数の変化に対する閾値電圧Ｖｔの変化率dVt/d(ln(t))を求める）。そして、この変化率dVt/d(ln(t))にε*Cr*2k/Tox/qを掛けることにより電子濃度分布Ｒ（ｘ）を求めることができる。
【００５３】
実際の例として、ＮＡＮＤ型フラッシュメモリを用い、複数のサンプルに書込み/消去を行った後、８５℃で放置し、所定のラップタイムの各時間ｔ（以下では、便宜上、必要に応じて、時間ｔ（ｉ）、ｉ＝１、２、３・・・、と表記する）でメモリセルの閾値電圧Ｖｔ（以下では、便宜上、必要に応じて、閾値電圧Ｖｔ（ｉ）、ｉ＝１、２、３・・・、と表記する）を測定した。
【００５４】
ここで、図５は、メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図６は、メモリセルに書込み/消去を行った後、８５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。
【００５５】
或る時間ｔ(ｉ)における閾値電圧Ｖｔを閾値電圧Ｖｔ(ｉ)とすると、或る時間ｔｉから時間ｔ（ｉ＋１）の対数の変化に対する閾値電圧Ｖｔ（ｉ）の変化率Ｓｉ（すなわち、ΔＶｔ／Δｌｎ（ｔ））は、式（５）で表される。
【００５６】
Si=（Vt(i+1)−Vt(i）)/(ln(t(i+1))−ln(t(i))) (５)
この式（５）を用いると、例えば、時間ｔ４における閾値電圧Ｖｔ４の変化率Ｓ４は、S4=(Vt5−Vt4)/(ln(t5)−ln(t4)）となる。同様にして、各々のラップタイムの時間ｔ(ｉ)に対して変化率Ｓｉを求める（図６）。
【００５７】
この変化率Ｓｉにε*Cr*2k/Tox/qを掛けることにより、式(１)で表される位置x(t)=(1/2k)*ln(t/t0)における、電子濃度分布Ｒ（ｘ）を得ることができる。
【００５８】
また、例えば、図５に示す各測定点（ｌｎ（t（ｉ）)、Vｔ（ｉ））を通る近似曲線Vt=f(ln(t))を求め、この近似曲線Vtの微分係数S(t)=dVt/d(ln(t))にε*Cr*2k/Tox/qを掛けることにより、電子濃度分布Ｒ（ｘ）を求めるようにしてもよい。
【００５９】
以上のように、本実施例１に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。特に、分解能数Åで絶縁膜表面付近の電子濃度分布を得ることができる。
【実施例２】
【００６０】
本実施例２では、より広い範囲の電子濃度分布を得るための半導体記憶装置の評価方法の一例について説明する。
【００６１】
ここで、図７は、メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図８は、メモリセルに書込み/消去を行った後、２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。また、図９は、メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図１０は、メモリセルに書込み/消去を行った後、４０℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。また、図１１は、メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化の実測値の一例を示す図である。また、図１２は、メモリセルに書込み/消去を行った後、１２５℃で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）の一例を示す図である。なお、放置温度８５℃における、測定結果は図５と同様であり、閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）は図６と同様である。
【００６２】
先ず、実施例１と同様に、ＮＡＮＤ型フラッシュメモリを用い、複数のサンプルに書込み/消去を行った後、２５℃、４０℃、８５℃、１２５℃で放置し、所定のラップタイムの各時間ｔでメモリセルの閾値電圧Ｖｔを測定する。これにより、例えば、図５、図７、図９、図１１に示す各温度で放置した場合の閾値電圧の変化結果を得る。
【００６３】
次に、各ラップタイム間における時間ｔの対数の変化に対する閾値電圧Ｖｔの変化率Si=（Vt(i+1)−Vt(i)）/(ln(t(i+1))−ln(t(i)))を計算する。
【００６４】
これにより、例えば、図６、図８、図１０、図１２に示す各放置温度で放置した場合の閾値電圧の変化率ΔＶｔ／Δｌｎ（ｔ）を得る。
【００６５】
次に、各放置温度に対して得られた閾値電圧Ｖｔの変化率ΔＶｔ／Δｌｎ（ｔ）を、メモリセルのデータ保持の活性化エネルギーＥａ（通常、シリコン酸化膜SiO2においてはこの活性化エネルギーは1ｅＶ前後）を用いて、２５℃換算の時間に換算して重ね合わせる。
【００６６】
ここで、図１３は、各温度で測定された閾値電圧Ｖｔの変化率を、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。なお、図１３において、四角のプロットが２５℃のデータであり、菱形のプロットが４０℃のデータを２５℃換算したデータであり、三角形のプロットが８０℃のデータを２５℃換算したデータであり、円形のプロットが１２５℃のデータを２５℃換算したデータである。
【００６７】
図１３に示すように、２５℃換算で、実施例１の場合よりも長い時間の経過に対する閾値電圧Ｖｔの変化率ΔＶｔ／Δｌｎ（ｔ）を得ることができる。
【００６８】
この図１３の縦軸である閾値電圧Ｖｔの変化率dVt/d(ln(t))に、式（４）の右辺に含まれるε*Cr*2k/Tox/qを掛ければ、電子濃度分布を得ることができる。
【００６９】
このような加速試験により、より短い測定時間で、より広い範囲の電子濃度分布を得ることができる。
【００７０】
また、別な手法として、各温度で測定されたデータを２５℃換算の時間に換算して、閾値電圧Ｖｔを重ね合わせ、その全測定点にフィッティングさせた近似曲線Vt=f(ln(t))を求めてもよい。ここで、図１４は、各温度で測定された閾値電圧Ｖｔを、メモリセルのデータ保持の活性活エネルギーＥａを用いて、２５℃換算の時間に換算して重ね合わせた結果の一例を示す図である。
【００７１】
図１４に示すように、２５℃換算で、よりも長い時間の経過に対する閾値電圧Ｖｔ、すなわち、近似曲線Vt=f(ln(t))を得ることができる。
【００７２】
次に、この近似曲線Vt=f(ln(t))の微分係数S(t)=dVt/d(ln(t))を計算する。ここで、図１５は、図１４に示す近似曲線Vt=f(ln(t))を微分することにより得られた微分係数S(t)=dVt/d(ln(t))を示す図である。
【００７３】
図１５に示すように、２５℃換算で、より長い時間の経過に対する閾値電圧Ｖｔの変化率ΔＶｔ／Δｌｎ（ｔ）を得ることができる。
【００７４】
この図１５の縦軸である閾値電圧Ｖｔの変化率dVt/d(ln(t))に、式（４）の右辺に含まれるε*Cr*2k/Tox/qを掛けることによっても、より広い範囲の電子濃度分布が得られる。
【００７５】
以上のように、本実施例２に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。特に、分解能数Åで絶縁膜表面付近の電子濃度分布を得ることができる。
【実施例３】
【００７６】
この実施例３においては、より詳細（高分解能）な電子濃度分布を求める方法とその例を説明する。
【００７７】
既述のＴＦＭの詳細な計算によると、電界が小さく且つトンネル絶縁膜の表面近傍でトンネル絶縁膜の表面から距離xにある電子の存在確率P(x、t) は、時間tと距離xの関数として、次の式（６）のように表される。
【００７８】
P(x、t)=exp(-A*t*exp(−2kx)) (６)
なお、この式（６）において、Aは、電子がトンネル絶縁膜をトンネリングする頻度（atempt frequency）に関係する定数である。
【００７９】
ここで、時間の対数が等間隔D=ln(t(i+1))-ln(ti)になるように選んだラップタイム毎のこの式（６）に示す関数の曲線を求めた。図１６は、式（６）に示す電子の存在確率と時間との関係の一例を示す曲線の図である。なお、図１６において、より右側に位置する曲線が、より時間が経過した状態の曲線である、
引き続くラップタイム間における電子の存在確率P(x、t)の差ΔP(x、ti)が、その時間間隔で位置xにある電子がデトラップするデトラップ確率T(x、ti)となる。このデトラップ確率T(x、ti)は、以下の式（７）のように表される。
【００８０】
T(x、t(i))=ΔP(x、t(i))=exp(−A*t(i+1)*exp(−2kx))−exp(−A*t(i)*exp(−2kx)) (7)
ここで、図１７、図１８は、式（７）に示すデトラップ確率と位置ｘとの関係を示す図である。
【００８１】
時間t(i)とt(i+1)との間に測定される閾値電圧Ｖｔの変化ΔＶｔ(t(i))は、以下の式(８)で表される。
【００８２】
ΔVt(t(i))= ∫(Tox-x)*T(x,t(i))*R(x)*q/ε/Crdx (8)
そして、x<<Tox の場合はΔQ(ti)=ｑ＊∫T(x、t(i))＊R(x)dxとすると、式（８）は、式（９）のように表される。なお、Q(t(i))は、時間t(i)でトンネル絶縁膜にトラップされている電荷であり、トンネル絶縁膜にトラップされた電子数の時間変化ΔQ(t(i))/q=Q(t(i+1)）)/q−Q(t(i))/qとなる。また、この実施例では、式（９）で解析を進めるが、x(t(i))<<Toxが成り立たない場合は式（８）に戻って解析する必要がある。
【００８３】
ΔVt(t(i))= Tox*ΔQ(t(i))/ε/Cr (9)
従って、閾値電圧Ｖｔの変化から求めた電子濃度は、実際の電子濃度にT(x、t(i))を掛けてxで積分したものになっている。
【００８４】
図１７、図１８に示すように、デトラップ確率T(x、t(i))は、位置x(t(i))にピークを持っているとはいえFWHM（full width at half maximum）は約６Åである。従って実施例１、２の評価方法では、電子濃度分布を半値幅約6Å（すなわち空間分解能が約6Å）の顕微鏡で眺めているようなものであり、実際の電子濃度分布よりぼやけたものしか得られていないことが分かる。
【００８５】
実際にΔＶｔの時間変化から電子濃度分布R(x)を求めるには、以下のようにする。
【００８６】
まず、T(x、t(i))の関数から電子濃度分布R(x)を電子数の時間変化ΔQ/qへ変換する変換正方行列Tn、m=T(xn、tm)を作る。
【００８７】
ここで、xnは計算機で計算するための酸化膜の深さ方向メッシュ点の値を表す。tmはΔＶｔを求める時間メッシュ点の値である。tmは実際の時間の対数の間隔が等しくなるように測定時間を分割して決める。
【００８８】
また、閾値電圧Ｖｔの時間の対数の変化に対する変化率Vt’mは、その時間変化の近似曲線Ｖｔ(t)を求め、この近似曲線Ｖｔ(t)からVt’m=dVt(tm)/d(ln(t))を求める（図１５）。
【００８９】
この求められたVt’m=dVt(tm)/d(ln(t))に時間の対数の間隔D=ln(t(i+1))-ln(ti)を掛けたものがΔVtになる。したがって、ΔVt(tm)= D* Vt’m =D* Tox* dQ(tm)/d(ln(t))/ε/Cr、即ち、式（１０）、（１１）の関係が成り立つ。
【００９０】
ΔQ(tm)= D*dQ(tm)/d(ln(t)=D* Vt’m*ε*Cr/ Tox (10)
Σn (Tm,n*Rn)=ΔQ(tm)/q= D* Vt’m*ε*Cr/ Tox/q (11)
ここで、Vt’m、即ちVt’mに比例するΔQ(tm)と、変換正方行列Tm、nとが既知である。そこで、変換正方行列Tm、nの逆行列T’n、mを求め、この逆行列T’n、mとΔQ(tm)/qから次式(1２)により、電子濃度分布Rn求める。ここで、図１９は、閾値電圧Ｖｔの時間の対数の変化に対する変化率Vt’mと、この変化率Vt’mから得られる電子濃度分布とを示す図である。
【００９１】
R(xn)= Rn = Σm（T’n、m*ΔQ(tm)/q） (12)
また、既知のΔQ(tm)/qとTm,nと未知のRnの間の関係は、式（１３）のように表される。
【００９２】
ΔQ(tm) /q=Σn(Tm,n* Rn) (13)
この式(13)の関係から、ガウス=ザイデル法を用いて電子濃度分布Rn=R(xn)を求めてもよい。
【００９３】
以上のように、本実施例３に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。更に、実施例１、２と比較して、より高分解能で絶縁膜表面付近の電子濃度分布を得ることができる。
【実施例４】
【００９４】
この実施例４においては、実施例３と同様に、より詳細（高分解能）な電子濃度分布を求める方法とその例を説明する。
【００９５】
トンネリングフロントの動きを表す式(1)を時間tについて解くと次式(1４)が得られる。
【００９６】
t=t0*exp(2kx(t)) (1４)
この式（１４）においてx(t)=Xとし、既述の式（６）の電子の存在確率Ｐ（ｘ、ｔ）のtに代入すると、次の式（１５）が得られる。
【００９７】
P(x、t)=exp(-A* t0*exp(2kX)*exp(−2kx))
= exp(-A* t0*exp(2k(X−x)) (１５)
ここで、ln(t)=ln(t0)＋2kX、なのでd(ln(t))=2kdXである。したがって式(15)の両辺をln(t)で微分すると、式（１６）が得られる。
【００９８】
d(P(x、t))/ d(ln(t))= d(P(x、t))/2k dX
= (-A* t0)exp(-A* t0*exp(2k(X−x)))* exp(2k(X−x)) (1６)
=T(X-x)
この式（1６）に示すように、式（1６）の左辺の存在確率P(x、t)の微分d(P(x、t))/ d(ln(t))は、変数（X−x）のみの関数であるので、T(X-x)と表すことができる。
【００９９】
この式（1６）の関係を用いると、トンネリングフロントがXにあるときの時間ｔの対数の変化に対する電荷の変化率dQ/ d(ln(t)は、式（1７）で表される。
【０１００】
dQ(X)/ d(ln(t))= q*∫R(x)* T(X-x)dx (1７)
この式（1７）は、電子濃度分布R(x)を関数T(x)で畳み込み積分したものであり、R*Tと表される。この式（1７）を用いると、閾値電圧Ｖｔの時間の対数の変化に対する変化率dVt(t)/d(ln(t))は、式（1８）のように表される。
【０１０１】
dVt(t)/d(ln(t))=(Tox/ε/Cr)*(dQ(x)/d(ln(t))
=(Tox/ε/Cr)*(R*T) (1８)
実際には、まず、測定された閾値電圧Vt(t(i))から既述の図１４に示すような近似曲線Vt(t)を求め、更に、既述の図１５に示すようなVt’(t)= dVt(t)/d(ln(t))を求める。
【０１０２】
そして、求められたdVt(t)/d(ln(t))に対して変換関数Tで逆畳み込み積分を実行することにより、電子密度分布Ｒ（ｘ）を求めることができる。
【０１０３】
このように、変換行列の求め方が式(７)と式(１６)の違いがあるだけであり、これを解く手順は、図１７から図１９の結果を得るための実施例３の手順と同様である。
【０１０４】
また、実施例３の場合と同様に、ガウス=ザイデル法を用いて、電子密度分布Ｒｎを求めてもよい。
【０１０５】
以上のように、本実施例４に係る半導体記憶装置の評価方法によれば、半導体記憶装置のトンネル絶縁膜の電荷分布を評価することができる。更に、実施例１、２と比較して、より高分解能で絶縁膜表面付近の電子濃度分布を得ることができる。
【０１０６】
なお、以上の各実施例にいては、浮遊ゲート型フラッシュメモリに適用した場合について説明したが、本実施形態による半導体記憶装置の評価方法は、ＭＯＳ（Metal-Oxide-Silicon）、ＭＮＯＳ（Metal-Nitride-Oxide-Silicon）、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）等の単層ゲートおよび多層ゲートからなるトランジスタやキャパシタのゲート絶縁膜中の電子濃度分布の評価についても適用が可能である。
【０１０７】
更に、本実施形態による半導体記憶装置の評価方法は、閾値電圧Ｖｔに代えてフラットバンド電圧Ｖｆｂを測定しても、同様に電子濃度分布を評価することができる。
【０１０８】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１０９】
１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ 半導体記憶装置
【特許請求の範囲】
【請求項１】
浮遊ゲート型の半導体記憶装置の評価方法であって、
時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/q（なお、εは前記メモリセルのトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。）を乗じることにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める
ことを特徴とする半導体記憶装置の評価方法。
【請求項２】
浮遊ゲート型の半導体記憶装置の評価方法であって、
複数の放置温度に対して、時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化をそれぞれ求め、
前記複数の放置温度に対する時間を、前記複数の放置温度のうち選択した１つの放置温度に対する時間に換算して、前記閾値電圧Vtの変化を重ね合わせ、
時間の対数の変化に対する、前記重ね合わせた閾値電圧Vtの変化率に、ε*Cr*2k/Tox/q（なお、εは前記メモリセルのトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。）を乗じることにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める
ことを特徴とする半導体記憶装置の評価方法。
【請求項３】
浮遊ゲート型の半導体記憶装置の評価方法であって、
時間tiを前記半導体記憶装置のメモリセルの閾値電圧Vtを求める時間とし、前記メモリセルのトンネル絶縁膜の電子濃度分布R(x)を、前記トンネル絶縁膜にトラップされた電子数の時間変化ΔQ(ti)/q=Q(t（i+1）)/q−Q(ti)/qに変換する変換関数T(x,ti)=P(x,ti+1)−P(x,ti)=exp(−A*ti+1*exp(−2kx))−exp(−A*ti*exp(−2kx))を求め（なお、Q(ti)は、時間tiでトンネル絶縁膜にトラップされている電荷、ｑは電子の電荷、ｘはトンネル酸化膜の表面からの位置、P(x,t)=exp(-A*t*exp(−2kx)) 、Aは定数、k=(2mE/(h/2π)2)0.5、mは電子の質量, Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。）、
電荷Q(ti)の時間変化ΔQ(ti)=ΔVt(ti)/(Cr*Tox/ε)を求め（なお、ΔVt(ti)は、閾値電圧Vtの時間変化であり、εは前記メモリセルのトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚である）、
ΔQ(ti)=q*∫T(x,ti)* R(x)dxの関係から電子濃度分布R(x)を求める
ことを特徴とする半導体記憶装置の評価方法。
【請求項４】
前記トンネル絶縁膜の表面からの位置xnにおける電子濃度分布をRn=R(xn)とし、
電荷Qの時間変化ΔQ(tm)と、前記変換関数T(x,ti)から行列Tn,m=T(xn,tm)とを求め、
電荷Qの時間変化ΔQ(tm)=q*Σn（Tn,m* Rn）との関係からガウス=ザイデル法を用いて電子濃度分布Rnを求める
ことを特徴とする請求項３に記載の半導体記憶装置の評価方法。
【請求項５】
前記行列Tn,mの逆行列T’m,nを求め、
Rn=Σm（T’m,n*ΔQ(tm)/q）の関係から電子濃度分布Rnを求める
ことを特徴とする請求項４に記載の半導体記憶装置の評価方法。
【請求項６】
浮遊ゲート型の半導体記憶装置の評価方法であって、
前記半導体記憶装置のメモリセルのトンネル絶縁膜のトンネリングフロントの位置をX、前記トンネル酸化膜の表面からの位置をｘとし、電子濃度分布R(x)を前記トンネル絶縁膜にトラップされた電子数Q/qの時間の対数に対する変化に変換する変換関数T(x,X)は、以下の式（１）で表され（A、t0は定数、k=(2mE/(h/2π)^2)^0.5、mは電子の質量, E はtrapのエネルギー準位、h はプランク定数、πは円周率である）、
T(x,X)=(−A*t0)*exp(−A*t0* exp(−2k(X−x)))* exp(−2k(X−x) ) （１）
トンネリングフロントが位置Xにあるときの時間ｔの対数の変化に対するトンネル絶縁膜にトラップされている電荷Qの変化率dQ/ d(ln(t)は、以下の式（２）で表され（なお、ｑは電子の電荷である）、
dQ(X)/ d(ln(t))=q*∫R(x)* T(X-x)dx (２)
閾値電圧Vtの時間ｔの対数の変化に対する変化率dVt(t)/d(ln(t))は、以下の式（３）で表され（なお、ｑは電子の電荷である）、
dVt(t)/d(ln(t))=(Cr*Tox/ε)*(dQ(x)/d(ln(t))=(Cr*q*Tox/ε)*(R*T) (３)
式（３）の関係より、実験値dVt(t)/d(ln(t))を変換関数Tで逆畳み込み積分して電子密度分布Ｒ（ｘ）を求める（なお、εは前記トンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚である）
ことを特徴とする半導体記憶装置の評価方法。
【請求項７】
時間tmにおける閾値電圧Vtの時間ｔの対数の変化に対する変化率Vt’m= dVt(tm)/d(ln(t))を求め、
変換行列Tn,m=T(Xm−xn)は、電子濃度分布Rn=R(xn)との間に、以下の式（４）に示す関係があり（なお、時間の対数の間隔D=ln(t(i+1))-ln(t(i))である）、
Σn (Tm,n*Rn)=ΔQ(tm)/q= D* Vt’m*ε*Cr/ Tox/q （４)
前記変化率Vt’mと前記行列Tm,nと、式（４）の関係より、ガウス=ザイデル法を用いて電子濃度分布Rnを求める
ことを特徴とする請求項６に記載の半導体記憶装置の評価方法。
【請求項８】
行列Tm,nの逆行列T’n,mを求め、この逆行列T’n,mと式（４）のΔQ(tm)/q= D* Vt’m*ε*Cr/ Tox/qの関係とから得られる以下の式（５）により電子濃度分布Rnを求める
Rn=Σm(T’n,m*ΔQ(tm)/q) (５)
ことを特徴とする請求項７に記載の半導体記憶装置の評価方法。
【請求項９】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１ないし８のいずれか一項に記載の半導体記憶装置の評価方法。
【請求項１】
浮遊ゲート型の半導体記憶装置の評価方法であって、
時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化率に、ε*Cr*2k/Tox/q（なお、εは前記メモリセルのトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。）を乗じることにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める
ことを特徴とする半導体記憶装置の評価方法。
【請求項２】
浮遊ゲート型の半導体記憶装置の評価方法であって、
複数の放置温度に対して、時間の対数の変化に対する前記半導体記憶装置のメモリセルの閾値電圧Vtの変化をそれぞれ求め、
前記複数の放置温度に対する時間を、前記複数の放置温度のうち選択した１つの放置温度に対する時間に換算して、前記閾値電圧Vtの変化を重ね合わせ、
時間の対数の変化に対する、前記重ね合わせた閾値電圧Vtの変化率に、ε*Cr*2k/Tox/q（なお、εは前記メモリセルのトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚であり、kは電荷がデトラップする時の存在確率の減衰率でありk=(2mE/(h/2π)2)0.5と表され、mは電子の質量、Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。）を乗じることにより、前記メモリセルのトンネル絶縁膜中の電子濃度分布を求める
ことを特徴とする半導体記憶装置の評価方法。
【請求項３】
浮遊ゲート型の半導体記憶装置の評価方法であって、
時間tiを前記半導体記憶装置のメモリセルの閾値電圧Vtを求める時間とし、前記メモリセルのトンネル絶縁膜の電子濃度分布R(x)を、前記トンネル絶縁膜にトラップされた電子数の時間変化ΔQ(ti)/q=Q(t（i+1）)/q−Q(ti)/qに変換する変換関数T(x,ti)=P(x,ti+1)−P(x,ti)=exp(−A*ti+1*exp(−2kx))−exp(−A*ti*exp(−2kx))を求め（なお、Q(ti)は、時間tiでトンネル絶縁膜にトラップされている電荷、ｑは電子の電荷、ｘはトンネル酸化膜の表面からの位置、P(x,t)=exp(-A*t*exp(−2kx)) 、Aは定数、k=(2mE/(h/2π)2)0.5、mは電子の質量, Ｅは前記トンネル絶縁膜のトラップのエネルギー準位、ｈはプランク定数、πは円周率である。）、
電荷Q(ti)の時間変化ΔQ(ti)=ΔVt(ti)/(Cr*Tox/ε)を求め（なお、ΔVt(ti)は、閾値電圧Vtの時間変化であり、εは前記メモリセルのトンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚である）、
ΔQ(ti)=q*∫T(x,ti)* R(x)dxの関係から電子濃度分布R(x)を求める
ことを特徴とする半導体記憶装置の評価方法。
【請求項４】
前記トンネル絶縁膜の表面からの位置xnにおける電子濃度分布をRn=R(xn)とし、
電荷Qの時間変化ΔQ(tm)と、前記変換関数T(x,ti)から行列Tn,m=T(xn,tm)とを求め、
電荷Qの時間変化ΔQ(tm)=q*Σn（Tn,m* Rn）との関係からガウス=ザイデル法を用いて電子濃度分布Rnを求める
ことを特徴とする請求項３に記載の半導体記憶装置の評価方法。
【請求項５】
前記行列Tn,mの逆行列T’m,nを求め、
Rn=Σm（T’m,n*ΔQ(tm)/q）の関係から電子濃度分布Rnを求める
ことを特徴とする請求項４に記載の半導体記憶装置の評価方法。
【請求項６】
浮遊ゲート型の半導体記憶装置の評価方法であって、
前記半導体記憶装置のメモリセルのトンネル絶縁膜のトンネリングフロントの位置をX、前記トンネル酸化膜の表面からの位置をｘとし、電子濃度分布R(x)を前記トンネル絶縁膜にトラップされた電子数Q/qの時間の対数に対する変化に変換する変換関数T(x,X)は、以下の式（１）で表され（A、t0は定数、k=(2mE/(h/2π)^2)^0.5、mは電子の質量, E はtrapのエネルギー準位、h はプランク定数、πは円周率である）、
T(x,X)=(−A*t0)*exp(−A*t0* exp(−2k(X−x)))* exp(−2k(X−x) ) （１）
トンネリングフロントが位置Xにあるときの時間ｔの対数の変化に対するトンネル絶縁膜にトラップされている電荷Qの変化率dQ/ d(ln(t)は、以下の式（２）で表され（なお、ｑは電子の電荷である）、
dQ(X)/ d(ln(t))=q*∫R(x)* T(X-x)dx (２)
閾値電圧Vtの時間ｔの対数の変化に対する変化率dVt(t)/d(ln(t))は、以下の式（３）で表され（なお、ｑは電子の電荷である）、
dVt(t)/d(ln(t))=(Cr*Tox/ε)*(dQ(x)/d(ln(t))=(Cr*q*Tox/ε)*(R*T) (３)
式（３）の関係より、実験値dVt(t)/d(ln(t))を変換関数Tで逆畳み込み積分して電子密度分布Ｒ（ｘ）を求める（なお、εは前記トンネル絶縁膜の誘電率であり、Crは前記メモリセルのカップリング比であり、Toxは前記トンネル酸化膜の膜厚である）
ことを特徴とする半導体記憶装置の評価方法。
【請求項７】
時間tmにおける閾値電圧Vtの時間ｔの対数の変化に対する変化率Vt’m= dVt(tm)/d(ln(t))を求め、
変換行列Tn,m=T(Xm−xn)は、電子濃度分布Rn=R(xn)との間に、以下の式（４）に示す関係があり（なお、時間の対数の間隔D=ln(t(i+1))-ln(t(i))である）、
Σn (Tm,n*Rn)=ΔQ(tm)/q= D* Vt’m*ε*Cr/ Tox/q （４)
前記変化率Vt’mと前記行列Tm,nと、式（４）の関係より、ガウス=ザイデル法を用いて電子濃度分布Rnを求める
ことを特徴とする請求項６に記載の半導体記憶装置の評価方法。
【請求項８】
行列Tm,nの逆行列T’n,mを求め、この逆行列T’n,mと式（４）のΔQ(tm)/q= D* Vt’m*ε*Cr/ Tox/qの関係とから得られる以下の式（５）により電子濃度分布Rnを求める
Rn=Σm(T’n,m*ΔQ(tm)/q) (５)
ことを特徴とする請求項７に記載の半導体記憶装置の評価方法。
【請求項９】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１ないし８のいずれか一項に記載の半導体記憶装置の評価方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−７９７１６（Ｐ２０１２−７９７１６Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２０３９７（Ｐ２０１０−２２０３９７）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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