【課題】ｐ型半導体および低濃度ｎ型半導体の再成長を行うことなく作製可能な構造を有する接合型III族窒化物トランジスタを提供する。
【解決手段】ｐ型III族窒化物半導体からなる埋め込みゲート層１５は第２〜第４のエリア２７ｄ〜２７ｆ上に設けられる。チャネル層１７は、ｎ型III族窒化物半導体からなり、また埋め込みゲート領域１５上に設けられる。ｐ型III族窒化物半導体からなる上部ゲート層１９はチャネル層１７上に設けられる。チャネル層１７と埋め込みゲート層１５とはｐｎ接合２９ａを形成する。上部ゲート層１９チャネル層１７とはｐｎ接合２９ｂを形成する。ｎ型III族窒化物半導体からなる電流経路領域２１は、第４のエリア２７ｆ上に設けられる。電流経路領域２１は、チャネル層１７に接続されている。ソース電極３１は、チャネル層１７に電気的に接続される。ドレイン電極２５は、導電性基板２７の裏面２７ｂ上に設けられる。 （もっと読む）

その底部孔口よりも幅が広い最上部孔口を有するゲートウェルを備えるパッシベーション体を含むＩＩＩ族窒化物ヘテロ接合パワー半導体素子、およびその製造方法。
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【課題】III族窒化物半導体からなる縦型電界効果トランジスタについて、高耐圧を達成し、ノーマリオフモードとすること。
【解決手段】第１の一導電型III族窒化物半導体層３と、第１の一導電型III族窒化物半導体層３上に形成されて少なくとも上部にメサ部６を有する反対導電型III族窒化物半導体層４と、反対導電型III族窒化物半導体層４のメサ部６の上に形成された第２の一導電型III族窒化物半導体層５と、第２の一導電型III族窒化物半導体層５の上にオーミック接触する第１の電極１１と、反対導電型III族窒化物半導体層４の少なくともメサ部６の側方に間隔をおいて形成されたゲート電極Ｇと、第１の一導電型III族窒化物半導体層３の下にオーミック接触で形成された第２の電極１２を有する。 （もっと読む）

【課題】熱処理に対して高い信頼性が維持され、且つ、高周波特性を向上させたＨＥＭＴなどの化合物半導体装置を実現させようとする。
【解決手段】Ｐを組成の一部として含んでゲートリセス６Ａに対向するｉ−ＩｎＰエッチングストッパ層５と、ｉ−ＩｎＰエッチングストッパ層５のゲートリセス６Ａで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、該薄くされた領域に形成されたゲート電極９とを備える。 （もっと読む）

【課題】チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。ｐ型上エピタキシャル層５には、ソース領域７およびドレイン領域９がｐ型上エピタキシャル層５を層厚方向に貫通して形成されている。ソース領域７およびドレイン領域９は、ｎ型エピタキシャル層４に接続されている。そして、ゲート電極１１が、ｐ型下エピタキシャル層３およびｐ^＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されることにより、ソース領域７とドレイン領域９との間のｐ型上エピタキシャル層５は、ゲート領域となっている。 （もっと読む）

【課題】ウエハ面内のＨＥＭＴ特性の均一性を向上して、ＨＥＭＴの出力を向上することにより、ＨＥＭＴ素子の歩留りを向上し、信頼性を高める。
【解決手段】基板１００上に、バッファ層１０２と、バッファ層上に設けられたＵＩＤ−ＧａＮチャネル層１０４と、ＵＩＤ−ＧａＮチャネル層上に設けられたＵＩＤ−ＡｌＧａＮ電子供給層１０８と、ＵＩＤ−ＡｌＧａＮ電子供給層上に最上層として設けられたキャップ層１１０との積層構造を含む半導体本体１５０を用意し、この半導体本体の、キャップ層の表面である第１主面１６０上に第１絶縁膜１１２を形成する。次に、この第１絶縁膜に、オーミック電極用のコンタクトホール１１８及びゲート電極用のコンタクトホール１２０を同時に開口して、これらのコンタクトホールに、オーミック電極１２４及びゲート電極１２８をそれぞれ形成する。 （もっと読む）

【課題】本発明は、複数の縦型有機トランジスタを用いた、インバータ特性を示す半導体デバイスを提供することを課題とする。
【解決手段】第一の電極２１と、第一の電極上２１の第一の半導体層２２、２４と、第一の半導体層２２、２４上の第三の電極２５と、第一の半導体層２２、２４の導電型と導電型が同一である第三の電極２５上の第二の半導体層２６、２８と、第二の半導体層２６、２８に挿入された第五の電極２９と、第一の半導体層２２、２４に挿入された第二の電極２３と、第二の半導体層２６、２８中に挿入された第四の電極２７とを有することを特徴とする半導体デバイス。 （もっと読む）

少なくとも半導体層を有する基板に一体化されたＪＦＥＴは、アクティブ領域上にあり且つ第１のポリシリコン（又は、高融点金属又はシリサイド等のその他の導電体）から成るソースコンタクト及びドレインコンタクトと、ソースコンタクト及びドレインコンタクトの頂部を覆う誘電体層の頂面と同一平面になるように研磨された第２のポリシリコンから成る自己整合ゲートコンタクトとを有する。上記誘電体層は好ましくは、研磨停止層として作用する窒化物キャップを有する。一部の実施形態においては、ソースコンタクト及びドレインコンタクトを覆う誘電体層と、当該ＪＦＥＴのアクティブ領域を画成するフィールド酸化物領域との全体が窒化物で覆われる。エピタキシャル成長されたチャネル領域が基板表面に形成される一実施形態も開示される。
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【課題】Ｄ型ＦＥＴとＥ型ＦＥＴを同一基板に集積化する場合、各ゲート電極を半導体層の異なる深さに設けて異なるピンチオフ電圧を実現している。しかし、半導体層のエッチングは数ｎｍの精度を必要とするため歩留りが悪く、また複数の半導体層の選択エッチングを行う場合は、コストが高くなる問題があった。
【解決手段】Ｄ型ＦＥＴとＥ型ＦＥＴのゲート電極を、同一半導体層の同一平面上に蒸着する。また蒸着金属の最下層をＰｔとして一部を半導体層に埋め込み、Ｄ型ＦＥＴとＥ型ＦＥＴの埋め込み深さを異ならせる。Ｅ型ＦＥＴのゲート電極はＰｔ蒸着膜厚を１００〜１１０Å以上で、埋め込み部の底部を第２電子供給層内の障壁層内に近い部分に位置させる。Ｄ型ＦＥＴのゲート電極はＰｔ蒸着膜厚を４０〜６０Åとする。これにより、何れのＦＥＴも所定のピンチオフ電圧でそのばらつきを大幅に低減することができる。 （もっと読む）

【課題】窒化物半導体層のヘテロ構造を含むノーマリオフタイプのＦＥＴを提供する。
【解決手段】格子定数ａ₁およびバンドギャップＥｇ₁を有する第１窒化物半導体層と、第１窒化物半導体層上に積層されていて格子定数ａ₂およびバンドギャップＥｇ₂を有する第２窒化物半導体層と、第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間の領域において第２窒化物半導体層上に形成されたピエゾ効果膜と、ピエゾ効果膜の領域上に形成されたゲート電極とを含み、格子定数ａ₁とａ₂との関係がａ₁＞ａ₂であり、バンドギャップＥｇ₁とＥｇ₂との関係がＥｇ₁＜Ｅｇ₂であり、ピエゾ効果膜の第２窒化物半導体層側の表面における残留分極密度が、第１窒化物半導体層と第２窒化物半導体層との界面における２次元電子ガス層の電荷密度以上であって、ピエゾ効果膜の第２窒化物半導体層側の表面にマイナス電荷が分極している電界効果型トランジスタである。 （もっと読む）

【課題】ＣＭ（Ｃｏｎｄｅｎｓｅｒ Ｍｉｃｒｏｐｈｏｎｅ）の回路面積を縮小できる半導体装置を提供する。
【解決手段】半導体装置１００は、静電誘導トランジスタ３２と、静電誘導トランジスタ３２の第１の面上に設けられた静電容量３０とを具備する。静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 （もっと読む）

【課題】始動時や瞬低、瞬時停電の発生時には通常時の電力を大幅に超える電力を供給できる電力変換装置を提供する。
【解決手段】瞬時大電力供給装置１のコンバータ４は、制御電極による制御によってユニポーラ半導体素子として動作させるかバイポーラ半導体素子として動作させるかが選択される複合機能を有するワイドギャップ複合機能半導体素子を備える。コンバータ４は、ワイドギャップ複合機能半導体素子をスイッチング素子として用いて、通常時は、変圧器５から交流を直流に変換して二次電池２出力して充電する一方、瞬時大電力を必要とするときは、二次電池２からの直流電力を交流電力に変換して変圧器５に出力する。 （もっと読む）

【課題】小コンタクト面積のｎ^＋型の低抵抗層への効率よい接触と、ソース、ゲートのコンタクト部のコンタクト抵抗の減少と、リセス部側面の引上配線の断線の補修とが可能な静電誘導型トランジスタの提供。
【解決手段】エピタキシャル成長層にリセス構造を形成し、ゲート電極を形成する工程とエピタキシャル成長層の絶縁膜の開口部にソース電極を形成する工程と半導体基板の反対側にドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲート領域に低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とゲート電極形成工程と減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を設け、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で成膜する工程とソース電極形成工程とを介在させた後にソース引出し金属電極を設ける工程を設けた。 （もっと読む）

【課題】オン抵抗の小さいノーマリオフ型HEMTを得ることが困難であった。
【解決手段】本発明に従うHEMT型電界効果半導体装置は、電子走行層３と電子供給層４とを含む半導体領域５と、この一方の主面上に形成されたソース電極７及びドレイン電極８とを有し、更に、半導体領域５上に第１の絶縁膜９を介して配置されたキャリア蓄積層１０と、このキャリア蓄積層１０の上に第２の絶縁膜１１を介して配置されたゲート電極１２を有する。キャリア蓄積層１０に蓄積された電子は、ゲート電極１２に電圧を加えない状態で２DEG層１４を遮断するために働く。 （もっと読む）

【課題】電流コラプス現象を良好に抑制することが可能な半導体素子を提供する。
【解決手段】ショットキーダイオード１は、基板２と、基板２上に形成され窒化物系化合物半導体から構成されたチャネル層３と、半導体素子の電流路の端部を構成するアノード電極４及びカソード電極５と、基板２と電気的に接続されたダミー電極１１と、を備えている。アノード電極４は、チャネル層３とショットキー接合を有するように形成されている。カソード電極５は、チャネル層３と低抵抗接触するように形成されている。 （もっと読む）

【課題】フィールドプレート電極を有する高周波特性の良好な半導体装置を提供する。
【解決手段】ゲート電極１６とドレイン電極１３との間の表面保護膜１５上に、ゲート電極１６から所定の距離Ｌｇｆをおいてフィールドプレート電極１７を設け、耐圧特性を向上させるとともに、これら２つの電極間を橋状の接続導板１８により接続し、内部での帰還容量となるチャネル層１２との間の不要な容量等の増加を抑える。また、ゲート電極１６とフィールドプレート電極１７とを、これら電極間を接続する接続導板１８も含めて同一工程において一体に形成し、ゲート電極１６とフィールドプレート電極１７との距離Ｌｇｆを良好な精度に維持する。さらに、この接続導板を容易に橋状に形成可能とする。 （もっと読む）

【課題】ゲートリーク電流の発生を低減し、ゲート耐圧などの素子特性を向上させることが可能な電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板上に形成され、キャリアを供給する活性層を含むメサ型構造の化合物半導体層２と、前記化合物半導体層２上に形成されるソース電極層３及びドレイン電極層４と、前記化合物半導体層２の段差面を横断し、前記ソース電極層３と前記ドレイン電極層４の間に形成されるゲート電極５と、前記段差面と前記ゲート電極間に設けられる絶縁領域６を備える。 （もっと読む）

【課題】 チャネル幅の均等性が高い縦型ＪＦＥＴを提供する
【解決手段】 本発明の縦型ＪＦＥＴは、半導体基体、第１導電型のソース領域、第１導電型のチャネル領域と、第２導電型のゲート領域とを備える。第１導電型のソース領域は、半導体基体の素子表面に設けられる。第１導電型のチャネル領域は、ソース領域から、半導体基体の深さ方向に延び、半導体基体の第１導電型の下層域に繋がる。第２導電型のゲート領域は、チャネル領域を挟んで深さ方向に形成される。以上の構成において、ゲート領域は、第２導電型不純物の濃度ピークが深さ方向に複数存在することを特徴とする。 （もっと読む）

【課題】電極間の耐圧を向上できる半導体装置を提供する。
【解決手段】この半導体装置は、ショットキー電極であるゲート電極１はオーミック電極であるドレイン電極２側の第１の角３の内角θ１が９０°を超えている。これにより、ゲート電極１とドレイン電極２との間の電界がゲート電極１の第１の角３に集中することを抑制できる。また、ゲート電極１の断面の多角形Ｓ１の第２の角５は内角θ２が鋭角であるが、内角θ２の２等分線の外向きの延長線Ｌ２がドレイン電極２および半導体層１００と交差しないので、この第２の角５にはゲート電極１とドレイン電極２との間の電界が集中し難い。 （もっと読む）

【課題】良好なノーマリーオフを実現し、低消費電力、大電流、高耐圧、およびハイパワーで動作可能な窒化物半導体素子を提供すること。
【解決手段】電子供給層であるＡｌ_0.3Ｇａ_0.7Ｎ１５上に、Ａｌ_0.3Ｇａ_0.7Ｎ１５よりも大きな格子定数を有する、電子走行層であるＧａＮ１６が形成されている。Ａｌ_0.3Ｇａ_0.7Ｎ１５のＧａＮ１６側の表面は、ＩＩＩ族面であるので、自発分極電界Ｐ_自は、Ａｌ_0.3Ｇａ_0.7Ｎ１５側からＧａＮ１６側の方向である。上述のように、ＧａＮ１６の格子定数はＡｌ_0.3Ｇａ_0.7Ｎ１５の格子定数よりも大きいので、ＧａＮ１６には圧縮応力がかかりＧａＮ１６層を歪ませることにより、Ａｌ_0.3Ｇａ_0.7Ｎ１５側からＧａＮ１６側へと向かうピエゾ分極電界が生じる。 （もっと読む）