半導体デバイス
【課題】本発明は、複数の縦型有機トランジスタを用いた、インバータ特性を示す半導体デバイスを提供することを課題とする。
【解決手段】第一の電極２１と、第一の電極上２１の第一の半導体層２２、２４と、第一の半導体層２２、２４上の第三の電極２５と、第一の半導体層２２、２４の導電型と導電型が同一である第三の電極２５上の第二の半導体層２６、２８と、第二の半導体層２６、２８に挿入された第五の電極２９と、第一の半導体層２２、２４に挿入された第二の電極２３と、第二の半導体層２６、２８中に挿入された第四の電極２７とを有することを特徴とする半導体デバイス。
【解決手段】第一の電極２１と、第一の電極上２１の第一の半導体層２２、２４と、第一の半導体層２２、２４上の第三の電極２５と、第一の半導体層２２、２４の導電型と導電型が同一である第三の電極２５上の第二の半導体層２６、２８と、第二の半導体層２６、２８に挿入された第五の電極２９と、第一の半導体層２２、２４に挿入された第二の電極２３と、第二の半導体層２６、２８中に挿入された第四の電極２７とを有することを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに係り、特に、複数の縦型有機トランジスタを用いたことを
特徴とする、インバータ特性を示す半導体デバイスに関するものである。
【背景技術】
【０００２】
従来、高性能が求められるデバイスにおける電界効果型トランジスタ（ＦＥＴ，Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）としては、例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられることが一般的であった。一方、大電流を流すことが可能で、高い動作速度の実現が可能な電界効果型トランジスタとしては、縦型トランジスタ（ＳＩＴ,Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
【０００３】
図１は、縦型トランジスタ（ＳＩＴ）の動作機構を説明する概略断面図である。縦型トランジスタは、一般的に、ｎ＋ソース電極１０１とｎ＋ドレイン電極１０２に挟まれた半導体層１０４に、ｐ＋ゲート１０３が挿入された構造をしている。ｐ＋ゲート電極１０３に電圧を印加したとき、両側にあるｐ＋ゲート１０３から半導体層１０４中に伸びてきた空乏層（図中点線で示した部分）１０５がお互いにちょうど接触するときの電圧に対して、ゲート電圧が小さい場合に、オン状態になる。オフ状態にするには、ｐ＋ゲート１０３とｎ＋ソース電極１０１との間に負の電圧を印加して、電位レベルを持ち上げる。つまり、ｎ＋ソース電極１０１とｎ＋ドレイン電極１０２との間に流れる電流Ｉｄｓは、ｐ＋ゲート１０３に印加された電圧とドレイン電圧Ｖｄｒによって生じる電位障壁の高さによって決まる。このような動作をする縦型トランジスタは、ノーマリーオン特性のトランジスタと呼ばれているが、ノーマリーオフ特性を有するように形成することも可能である。
【０００４】
このような縦型トランジスタは、ＭＯＳなどの電界効果型トランジスタと比較した場合、導電層の水平方向に電流を流す横型に対して、導電層の垂直方向に電流を流す縦型であるので、トランジスタの電流経路であるチャネル長を導電層厚さ程度に短くすることが可能であり、且つドレイン電流を大きく取ることができるので、トランジスタを高速度で動作させることが可能である。また、素子構造が簡単で素子サイズを小さくできる特徴を有している。
【０００５】
縦型トランジスタはこのような特徴を有しているため、例えば、有機ＥＬ層などの発光層の制御素子（スイッチング素子と呼ぶ場合もある）として用いられる場合には、有機ＥＬ層を用いた表示装置が、高速応答性を要求されるため、横型トランジスタよりも適していると言える。
【０００６】
一方、近年、軽量化や携帯性や柔軟性の必要性から、有機材料をエレクトロニクス分野にも用いることが提案されており、このため、有機材料を用いた様々な縦型トランジスタが提案されている。
【０００７】
このように、有機材料からなるトランジスタと有機材料からなる発光層を組み合わせることで、発光層と当該発光層の制御素子の双方を有機材料により形成した発光素子が実現できる（非特許文献１参照）。また、有機半導体を用いた縦型トランジスタとしては、ＣｕＰｃ（銅フタロシアニン）をソース電極、ドレイン電極で挟み、ゲート電極にスリット状のアルミニウム薄膜をＣｕＰｃ層に埋め込んで形成したものが報告されている（非特許文献２参照）。また、有機トランジスタを有する発光素子としては、正孔輸送材料としてα-ＮＰＤ（ビス−１−ＮナフチルＮフェニルベンジジン）、発光材料としてＡｌｑ３（８−ヒドロキシキノレートアルミニウム錯化合物）を使用し、ゲート電極をα-ＮＰＤ層中に配置した、縦型有機発光トランジスタの性能が報告されている（非特許文献３参照）。
【非特許文献１】Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ３３１（１９９８）５１−５４
【非特許文献２】工藤ら、Ｔ．ＩＥＥ Ｊａｐａｎ，Ｖｏｌ．１１８−Ａ，Ｎｏ．１０，（１９９８） Ｐ１１６６−１１７１
【非特許文献３】池上ら、電子情報通信学会、ＯＭＥ２０００−２０，Ｐ４７−５１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、縦型有機トランジスタは有機ＥＬ層などの発光層の制御素子として十分に利用可能であることが判明した。現在は、フレキシブルシートディスプレイの実現化へ向けた活発な研究開発がなされている。フレキシブルシートディスプレイの実現のためには、発光層の制御素子としての発光層に一対一で対応している個々のトランジスタを総括して制御する素子（論理素子）が必要である。
【０００９】
本発明は上記の点に鑑みてなされたものであり、インバータ特性を示すことができる、半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１１】
請求項１の発明は、第一の電極と、前記第一の電極上の第一の半導体層と、前記第一の半導体層上の第三の電極と、前記第一の半導体層の導電型と導電型が同一である前記第三の電極上の第二の半導体層と、前記第二の半導体層上の第五の電極と、前記第一の半導体層に挿入された第二の電極と、前記第二の半導体層に挿入された第四の電極とを有することを特徴とするものである。
【００１２】
請求項２の発明は、請求項２に記載された、前記第二の電極及び前記第四の電極は、櫛状、メッシュ状、又は多孔板状であることを特徴とするものである。
【００１３】
請求項３の発明は、請求項１又は２に記載された、前記第一の半導体層及び第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物からなることを特徴とするものである。
【００１４】
請求項４の発明は、請求項１乃至３のいずれか１項に記載された、前記第一電極、前記第二電極、前記第三電極、前記第四電極、及び前記第五電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とするものである。
【００１５】
請求項５の発明は、請求項１乃至４のいずれか１項に記載された、前記第一の電極には第一の電源電圧が印加されており、前記第二の電極には入力電圧が印加されており、前記第三の電極から出力電圧が取り出されており、前記第五の電極に第二の電源電圧が印加されていることを特徴とするものである。
【００１６】
請求項６の発明は、請求項５に記載された、前記第四の電極及び前記第五の電極には前記第二の電圧が印加されていることを特徴とするものである。
【００１７】
請求項７の発明は、請求項５に記載された、前記第三の電極及び前記第四の電極から出力電圧が取り出されていることを特徴とするものである。
【発明の効果】
【００１８】
上述の如く本発明によれば、複数の縦型有機トランジスタを用いて、インバータ特性を示す半導体デバイスを提供することができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２０】
図２（Ａ）は、本発明の第1実施例を示す縦型トランジスタを説明するための、基本ユニット（縦型トランジスタ単素子）を模式的に示した断面図である。図２（Ａ）は、図２（Ｂ）に示した縦型トランジスタのａ−ａ断面図である。
【００２１】
図２に示した縦型トランジスタは、大略すると、キャリアを放出するソース領域３と、ソース領域３から当該キャリアを受け取るドレイン領域５と、ソース領域３及びドレイン領域５の間に形成されたゲート電極４とよりなる。
【００２２】
ゲート電極４の近傍には、ソース領域３及びドレイン領域５を構成する材料との界面において、ショットキー接合性を有するように材料構成している。その効果に関しては後述する。
【００２３】
ソース領域３に電気的に接続されるソース電極２と、ドレイン領域５に電気的に接続されるドレイン電極６が設けられており、接触抵抗を低減して効率よくソース領域３とドレイン領域５の間に電圧を印加することが可能となっている。この場合、ソース電極２とドレイン電極６は、ゲート電極４を挟んで対向するように形成されていると好適である。
【００２４】
また、ソース電極２は、インジュウム錫酸化物（ＩＴＯ）などの導電性材料からなり、基板１上に形成されている。基板１は、ガラスなどからなるが、これに限定されるものではなく、プラスチック、石英、アンドープ・シリコン、高ドープ・シリコン、マイカなどのうち少なくともいずれか一つの材料を用いて形成する。また、プラスチックとしては、ポリエチレン系、ポリカーボネート系、マイラー系、及びポリイミド系の材料を用いる。
【００２５】
ソース領域３は、ソース電極２を覆うようにソース電極２上に形成され、ソース領域３の上には、ゲート電極４が形成され、ゲート電極４の上にはドレイン領域５が形成され、さらにドレイン領域５上にはドレイン電極６が形成されている。
【００２６】
図３は、本実施例に用いる縦型トランジスタ単素子におけるキャリアのポテンシャルエネルギーの高さを示すグラフである。
【００２７】
ソース電極２とドレイン電極６の間にバイアス電圧（ＶＤＳ）を印加した場合、キャリアのポテンシャルエネルギーは線形の傾斜で表すことができる（図中、Ｓ：ソース電極２からＤ：ドレイン電極６に向かう破線）。この場合、ソース電極２とドレイン電極６間の電圧差を大きくした場合に傾斜は急角度になる。一方、ゲート電極４にゲート電圧ＶＧを加えていくと、ゲート電極４の周辺に空乏層が次第に広がるので、キャリア（図中、黒丸で表示）に対するエネルギー障壁（鞍部点ポテンシャル）が次第に高く（大きく）なる。
【００２８】
縦型トランジスタにおいては、このようにバイアス電圧ＶＤＳ及びゲート電圧ＶＧの印加による、鞍部点ポテンシャルの増減を制御することで、ソース領域２からドレイン領域６に移動するキャリアの量を制御する。この場合、キャリアは、ゲート電極４の隙間を通ってソース領域２からドレイン領域５へと移動する。このため、ゲート電極４にはキャリアが移動する空間的な隙間を形成することが好ましく、例えばゲート電極４は櫛状に形成されており、キャリアは櫛状ゲート電極の隙間を空乏層制御された実効的な空間的隙間を通って移動する。ゲート電極４はこの形状に限定されるものではなく、例えばメッシュ状や多孔板状に形成して用いることができる。
【００２９】
図４（Ａ）〜（Ｃ）は、上記の縦型トランジスタに用いるゲート電極の形状の例を模式的に示した平面図である。これらの図は、ゲート電極を、ソース電極２又はドレイン電極６側から平面視した図である。
【００３０】
まず、図４（Ａ）は、ゲート電極７４は櫛状に形成され、櫛状の電極の隙間にはキャリアが移動する経路、すなわち電流経路７４ａが形成されている。
【００３１】
ゲート電極は、図４（Ｂ）に示すように形成されていてもよい。図４（Ｂ）に示すゲート電極８４は、複数の導電体が、互いに直交するようにして組み合わされて、いわゆるメッシュ状に構成されており、メッシュの目（穴）には、キャリアが移動する電流経路８４ａが形成されている。
【００３２】
また、ゲート電極は、図４（Ｃ）に示すように形成されていてもよい。図４（Ｃ）に示すゲート電極９４は、いわゆる多孔板状に形成され、平板状の導電体に、孔状のキャリアが移動する電流経路９４ａが多数形成されている形状を有している。このように、ゲート電極は、様々な形状で形成することが可能であるが、いずれもゲート電圧が印加される導電材料よりなる電圧印加部分を有し、当該電圧印加部分に隣接して電流経路が形成される構成となっている。
【実施例１】
【００３３】
本発明は、上記の構成を有する縦型トランジスタを複数個組み合わせたものであり、ゲート電極に隣接するトランジスタの電流経路であるチャネル（上記７４ａ、８４ａ、９４ａを含む電流経路）長を、ソース領域３とドレイン領域５の膜厚に対応させている。そのため、薄い構成にすること、動作抵抗を低くして動作速度を向上させること、そして電流密度の向上がそれぞれ可能となる。
【００３４】
ゲート電極４と、ソース領域３、及びドレイン領域５との接触をショットキー接触とすると、当該ショットキー接触により形成されるエネルギー障壁（鞍部点ポテンシャル高さ）を利用して、ソース領域３とドレイン領域５の間のリーク電流を低減可能になると共に、オン／オフ比を向上させることで、より応答速度を向上させることができる。
【００３５】
ソース電極２とソース領域３との間の、及びドレイン電極６とドレイン領域５とのそれぞれの接触は、オーミック接触であると接触抵抗が低減されてトランジスタの特性が良好となる。
【００３６】
ソース電極２、ゲート電極４、及びドレイン電極６は、クロム（Ｃｒ）、タリウム（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、ＩＴＯ等の導電性の酸化物、並びに導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジルのような導電性ポリマーよりなる群から選択される少なくとも１種の材料で構成されている。ソース電極２、ゲート電極４、及びドレイン電極６が上記材料で構成されている場合には、接触抵抗を低減して電気特性を改善することができる。そして、これらの電極材料は、蒸着、スパッタリング、化学蒸着、電着、無電解メッキ、スピンコーティング、印刷、及び塗布よりなる群から選択された方法により、形成される。
【００３７】
また、電極と半導体界面に、電荷輸送層（又は電荷注入層）（図示しない）の少なくとも一層を設ける。これにより、電極と半導体界面のダイポールを小さくすることが可能で、電極から有機半導体層に対する電荷注入効率が向上し、縦型トランジスタのオン／オフ比が大きくなり、更に大電流化と高速動作が可能になる。
【００３８】
電荷輸送層（及び電荷注入層）の候補となる材料は、（ａ）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体から選択される少なくとも１種のアセン分子材料、或いは、（ｂ）銅フタロシアニン系化合物（ＣｕＰｃ）、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体から選択される少なくとも１種の顔料、或いは、（ｃ）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン誘導体（ＴＰＤ）、トリアリールアミン系化合物、（２，２’，７，７’−ジフェニルアミノ−スピロ−９，９’ビフルオレン（Ｓｐｉｒｏ−ＴＡＤ）、Ｎ，Ｎ−７−ジ−１−ナフチル−Ｎ，Ｎ’−ジフェニル−４，４’−ジアミノ−ビフェニル（Ｓｐｉｒｏ−ＮＰＢ）、４，４’，４”−トリス［３−メチルフェニル−（フェニル）−アミノ］−トリフェニル−アミン（ｍＭＴＤＡＴＡ）、２，２’，７，７’−テトラキス（２，２−ジフェニルビニル）スピロ−９，９’−ビフルオレン（Ｓｐｉｒｏ−ＤＰＶＢｉ）、４，４’，ビス（２，２−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、アルミニウム−トリソキシキノリン（Ａｌｑ）、８−ヒドロキシキノリンアルミニウム（Ａｌｑ３）、トリス（４−メチル−８−ヒドロキシキノレート）アルミニウム錯化合物（Ａｌｍｑ３）、及びそれらの誘導体から選択される少なくとも１種の低分子化合物、或いは、（ｄ）ポリ−ｐ−フェニレンビニレン（ＰＰＶ）、ビフェニル基を有するポリマー（Ｂｉｐｈｅｎｙｌ−Ｐｏｌｙｍｅｒｓ）、ジアルコキシ基を有するポリマー（Ｄｉａｌｋｏｘｙ−Ｐｏｌｙｍｅｒｓ）、アルコキシ−フェニル−ＰＰＶ、フェニル−ＰＰＶ、フェニル−ジアルコキシ−ＰＰＶコポリマー、ポリ（２−メトキシ−５−（２’−エチル−ヘキシルオキシ）−１，４−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）、ＰＥＤＯＴ：ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリスチレンスルフォン酸（ＰＳＳ）、ポリアニリン（ＰＡＮＩ）、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体から選択される少なくとも１種の高分子化合物、或いは、（ｅ）トリフェニルアミン誘導体（ＴＰＤ）、トリアリールアミン化合物、（２，２’，７，７’−ジフェニルアミノ−スピロ−９，９’ビフルオレン（Ｓｐｉｒｏ−ＴＡＤ）、Ｎ，Ｎ−７−ジ−１−ナフチル−Ｎ，Ｎ′−ジフェニル−４，４’−ジアミノ−ビフェニル（Ｓｐｉｒｏ−ＮＰＢ）、４，４’，４”−トリス［３−メチルフェニル−（フェニル）−アミノ］−トリフェニル−アミン（ｍＭＴＤＡＴＡ）、及び、それらの誘導体から選択される少なくとも１種の低分子化合物、或いは、（ｆ）ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリスチレンスルフォン酸（ＰＳＳ）、ポリアニリン（ＰＡＮＩ）、及びそれらの変性体から選択される少なくとも１種の高分子化合物のいずれかを含む材料よりなる。
【００３９】
次に、本実施例による縦型トランジスタの製造方法を示す。図５（Ｉ）〜（ＩＸ）について手順を追って説明する。
【００４０】
図５（Ｉ）に示す工程では、基板２０の上面に電極材料を成膜して第一の電極であるソース電極２１を形成する。例えば、透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）の上面にＩｎ酸化物とＳｎ酸化物とからなるＩＴＯ透明電極をＲＦスパッタリングにより成膜して、膜厚が１１０ｎｍのソース電極２１を形成する。
【００４１】
図５（ＩＩ）に示す工程では、ソース電極２１を覆うように、第一の半導体層であるソース領域２２を形成した。例えば、ペンタセン層を、室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が６０ｎｍとなるように形成し、ソース領域２２を形成する。
【００４２】
図５（ＩＩＩ）に示す工程では、ソース領域２２の上面にラインとスペースが、それぞれ２０μｍの、櫛型のメタルマスクを配置して、第二の電極であるゲート電極２３の材料であるＡｌを、室温、６．５×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が３０ｎｍとなるように形成する。
【００４３】
図５（ＩＶ）に示す工程では、ペンタセン層を、室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成し、第一の半導体層であるドレイン領域２４を形成する。
【００４４】
図５（Ｖ）に示す工程では、ドレイン領域２４上に、電極材料を成膜して第三の電極であるドレイン電極２５を形成する。電極材料は、Ａｕを５０ｎｍの厚さに成膜してドレイン電極２５を形成する。
【００４５】
図５（ＶＩ）に示す工程では、ドレイン電極２５の上に、第二の半導体層であり、次のソース領域層である、ペンタセン層２６を室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成する。
【００４６】
次に、図５（ＶＩＩ）に示す工程では、ペンタセン層２６の上面に、第四の電極である二つ目のゲート電極２７となる、例えば、ラインとスペースが、それぞれ、２０μｍの、櫛型のメタルマスクを配置して、二つ目のゲート電極２７の材料であるＡｌを室温、６．５×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が３０ｎｍとなるように形成した。
【００４７】
図５（ＶＩＩＩ）に示す工程では、第二の半導体層であり、二つ目のドレイン領域層である、ペンタセン層２８を室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成する。
【００４８】
最後に、図５（ＩＸ）に示す工程では、電極材料は、Ａｕを５０ｎｍの厚さに成膜して第五の電極であるドレイン電極２９を形成する。
【００４９】
その結果、図６に示した構造の縦型トランジスタが形成される。
【００５０】
図７は、ペンタセン縦型トランジスタの静特性を示す図である。この縦型トランジスタは、図２に示した基本ユニット（縦型トランジスタ単素子）構造である。この縦型トランジスタは、基板１を透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）によって、ソース電極２をＩＴＯ膜によって、ソース領域３をペンタセンによって、ゲート電極４をＡｌによって、ドレイン領域５をペンタセンによって、ドレイン電極６をＡｕによって、それぞれ図５（Ｉ）〜（Ｖ）に示した条件で作製している。ソース−ドレイン電圧０Ｖ〜−３Ｖの範囲で、数百μＡオーダーの電流が、ゲート電圧０．８Ｖ〜−０．８Ｖにより、０．２Ｖステップで良好に変調されている。図５（Ｉ）〜（ＩＸ）の素子作製工程で得られた本発明による図６の縦型トランジスタは、図７で示した電気的特性の縦型トランジスタを２個、縦方向に積層したものである。
【００５１】
次に、本実施例による縦型トランジスタの、インバータの伝達特性について調べた結果を図９に示す。図９は、電源電圧(ＶＤＤ)（供給電圧（Ｖｓｕｐｐｌｙ））−１．２Ｖに関する、入力電圧（Ｖｉｎ）−２Ｖ〜１Ｖの範囲内で変化させたときの出力電圧（Ｖｏｕｔ）の関係（伝達特性）である。入力電圧（Ｖｉｎ）が低いときは、ドライブ側の縦型トランジスタが動作し、入力電圧（Ｖｉｎ）を次第に大きくしていくにつれて、ドライブ側の縦型トランジスタが次第にオフとなり、今度は負荷側の縦型トランジスタが動作し始める結果、このような特性が得られる。このようにして、インバータ動作を実現する。
【００５２】
上記図９に示した、インバータの伝達は、図８（Ａ）及び（Ｂ）に示す回路を構成して、測定した。図８（Ａ）は、インバータ動作を実現するための回路構成が、第一の電極を接地、櫛状又はメッシュ状又は多孔板状の第二の電極を入力電圧（Ｖｉｎ）端子、第三の電極を出力電圧（Ｖｏｕｔ）端子、第五の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子は供給電圧（Ｖｓｕｐｐｌｙ）端子である第五の電極に、それぞれ電気的に接続している。また、図８（Ｂ）は、インバータ動作を実現するための回路構成が、第一の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子、櫛状又はメッシュ状又は多孔板状の第二の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子である第一の電極に共通に固定し、第三の電極を出力電圧（Ｖｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子を入力電圧（Ｖｉｎ）端子、第五の電極を接地にそれぞれ電気的に接続している。これにより、図８（Ａ）下部の回路図に示した、エンハンスメント型駆動／エンハンスメント型負荷型のインバータを実現することができた。出力電圧は、負荷抵抗ＲＬとトランジスタ（入力電圧により導通、非導通になるトランジスタ）の等価抵抗Ｒｄによる供給電圧の内分、つまり抵抗比率により決定でき、図９に示すように、本発明による縦型トランジスタが正常に動作していることが確認された。
【実施例２】
【００５３】
図７に示す、本発明による縦型トランジスタにおいて、図１０（Ａ）及び（Ｂ）に示す回路を構成する。すなわち、図１０（Ａ）は、第一の電極を接地、櫛状又はメッシュ状又は多孔板状の第二の電極を入力電圧（Ｖｉｎ）端子、第三の電極を出力電圧（Ｖｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子は出力電圧（Ｖｏｕｔ）端子である第三の電極に共通に固定し、第五の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子にそれぞれ電気的に接続する。図１０（Ｂ）は、第一の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子、第三の電極を出力電圧（Ｖｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第二の電極は出力電圧（Ｖｏｕｔ）端子である第三の電極に共通に固定し、櫛状又はメッシュ状又は多孔板状の第四の電極端子は入力電圧（Ｖｉｎ）端子、第五の電極を接地にそれぞれ電気的に接続する。
【００５４】
本実施例による縦型トランジスタの、インバータの伝達特性について調べた結果を図１１に示す。図１１は、同様に電源電圧(ＶＤＤ)（供給電圧（Ｖｓｕｐｐｌｙ））−１．２Ｖに関する、入力電圧（Ｖｉｎ）−２Ｖ〜１Ｖの範囲内で変化させたときの出力電圧（Ｖｏｕｔ）の関係（伝達特性）である。
【００５５】
図９で示したインバータの伝達特性の特性よりも、急峻な出力電圧（Ｖｏｕｔ）の変換が観察された。これにより、図１０（Ａ）下部の回路図に示したような、エンハンスメント型駆動／ディプリーション型負荷型のインバータを実現できた。また、図８（Ａ）及び（Ｂ）に示す、エンハンスメント型駆動／エンハンスメント型負荷型のインバータよりも、更に高速度動作が可能であることを示した。
【実施例３】
【００５６】
図５（Ｉ）〜（ＩＸ）に示す工程において、ペンタセンに換えて、銅フタロシアニンを成膜してそれぞれのソース領域２２、２６と、ドレイン領域２４、２８を形成した。この場合においても、同様に上述のトランジスタ静特性が得られた。
【実施例４】
【００５７】
図５（Ｉ）〜（ＩＸ）に示す工程において、ペンタセンに換えて、α−ＮＰＤ（ビス−１−ＮナフチルＮフェニルベンジジン）を成膜してそれぞれのソース領域２２、２６と、ドレイン領域２４、２８を形成した。この場合においても、同様に上述のトランジスタ静特性が得られた。
【実施例５】
【００５８】
図５（Ｉ）〜（ＩＸ）に示す工程において、ペンタセンに換えて、フラーレンを成膜してそれぞれのソース領域２２、２６と、ドレイン領域２４、２８を形成した。この場合においても、同様に上述のトランジスタ静特性が得られた。
【実施例６】
【００５９】
図５（Ｉ）〜（ＩＸ）に示す工程において、Ａｌに換えて、Ｐｔを用いてゲート電極２３、２７を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【実施例７】
【００６０】
図５（Ｉ）〜（ＩＸ）に示す工程において、Ａｌに換えてＡｕを用いてゲート電極２３、２７を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【実施例８】
【００６１】
図５（Ｉ）〜（ＩＸ）に示す工程において、Ａｕに換えてＩＴＯ、ＺｎＯを用いてソース電極２１、ドレイン電極２５、２９を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【実施例９】
【００６２】
図５（Ｉ）〜（ＩＸ）に示す工程において、ＩＴＯに換えて導電性ポリアニリンを用いてソース電極２１を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【００６３】
また、実施例３〜実施例９に示した縦型トランジスタについても、実施例１、２に記載した縦型トランジスタの場合と同様に、図８（Ａ）及び（Ｂ）、並びに図１０（Ａ）及び（Ｂ）に示す方法で、インバータの伝達特性を測定した。その結果、ほぼ同様の測定結果が得られ、実施例１及び実施例２の場合と同様の効果を奏することが確認された。
【実施例１０】
【００６４】
また、実施例１〜実施例１０に記載した本発明による縦型トランジスタは、前記したように、複数の（２個の）縦型トランジスタを順次積層した構造の有機インバータ装置である。積層することなく、図２に示す、基本ユニット（縦型トランジスタ単素子）縦型トランジスタを同一基板上に、複数個、隣接して配置した構成においても、インバータの伝達特性が得られた。
【００６５】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。そのため、上述の実施例は、あらゆる点で単なる例示に過ぎず限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであり、明細書の本文にはなんら拘束されない。
【産業上の利用可能性】
【００６６】
本発明が、キャリアの移動度が高く、出力電圧の立ち上がり波形と立ち下り波形が急峻で、動作速度が高速度である縦型トランジスタ、並びに複数の縦型トランジスタを用いたインバータ装置及び回路構成を提供することにより、有機トランジスタを用いた論理素子製品の実現できることは勿論である。
【図面の簡単な説明】
【００６７】
【図１】縦型トランジスタ（ＳＩＴ）の動作機構を説明する概略断面図である。
【図２】（Ａ）は本発明で基本となる縦型トランジスタの概略断面図であり、（Ｂ）で示す縦型トランジスタのａ−ａ断面図である。
【図３】図２の縦型トランジスタのキャリアポテンシャルエネルギーを示す図である。
【図４】（Ａ）〜（Ｃ）は、ゲート電極の形状の例を示す平面図である。
【図５】（Ｉ）〜（ＩＸ）は、本発明によるインバータ装置の製造方法を示す図である。
【図６】本発明によるインバータ装置の断面図である。
【図７】ペンタセン縦型トランジスタの静特性を示す図である。
【図８】（Ａ）及び（Ｂ）は、本発明によるインバータ装置の接続図であり、回路とともに示した図である。
【図９】図８（Ａ）及び（Ｂ）に示す回路を構成及び測定した、本発明によるインバータ装置の伝達特性である。
【図１０】（Ａ）及び（Ｂ）は、本発明による別のインバータ装置の接続図であり、回路とともに示した図である。
【図１１】図１０（Ａ）及び（Ｂ）に示す回路を構成及び測定した、本発明による別のインバータ装置の伝達特性である。
【符号の説明】
【００６８】
１、２０ 基板
２、２１ ソース電極
３、２２ ソース領域
４、２３ ゲート電極
５、２４ ドレイン領域
６、２５ ドレイン電極
２６ ペンタセン層
２７ 二つ目のゲート電極
２８ ペンタセン層
２９ ドレイン電極
７４，８４，９４ ゲート電極
７４ａ，８４ａ，９４ａ 電流経路
１０１ ｎ＋ソース電極
１０２ ｎ＋ドレイン電極
１０３ ｐ＋ゲート
１０４ 半導体層
１０５ 空乏層
【技術分野】
【０００１】
本発明は、半導体デバイスに係り、特に、複数の縦型有機トランジスタを用いたことを
特徴とする、インバータ特性を示す半導体デバイスに関するものである。
【背景技術】
【０００２】
従来、高性能が求められるデバイスにおける電界効果型トランジスタ（ＦＥＴ，Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）としては、例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられることが一般的であった。一方、大電流を流すことが可能で、高い動作速度の実現が可能な電界効果型トランジスタとしては、縦型トランジスタ（ＳＩＴ,Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
【０００３】
図１は、縦型トランジスタ（ＳＩＴ）の動作機構を説明する概略断面図である。縦型トランジスタは、一般的に、ｎ＋ソース電極１０１とｎ＋ドレイン電極１０２に挟まれた半導体層１０４に、ｐ＋ゲート１０３が挿入された構造をしている。ｐ＋ゲート電極１０３に電圧を印加したとき、両側にあるｐ＋ゲート１０３から半導体層１０４中に伸びてきた空乏層（図中点線で示した部分）１０５がお互いにちょうど接触するときの電圧に対して、ゲート電圧が小さい場合に、オン状態になる。オフ状態にするには、ｐ＋ゲート１０３とｎ＋ソース電極１０１との間に負の電圧を印加して、電位レベルを持ち上げる。つまり、ｎ＋ソース電極１０１とｎ＋ドレイン電極１０２との間に流れる電流Ｉｄｓは、ｐ＋ゲート１０３に印加された電圧とドレイン電圧Ｖｄｒによって生じる電位障壁の高さによって決まる。このような動作をする縦型トランジスタは、ノーマリーオン特性のトランジスタと呼ばれているが、ノーマリーオフ特性を有するように形成することも可能である。
【０００４】
このような縦型トランジスタは、ＭＯＳなどの電界効果型トランジスタと比較した場合、導電層の水平方向に電流を流す横型に対して、導電層の垂直方向に電流を流す縦型であるので、トランジスタの電流経路であるチャネル長を導電層厚さ程度に短くすることが可能であり、且つドレイン電流を大きく取ることができるので、トランジスタを高速度で動作させることが可能である。また、素子構造が簡単で素子サイズを小さくできる特徴を有している。
【０００５】
縦型トランジスタはこのような特徴を有しているため、例えば、有機ＥＬ層などの発光層の制御素子（スイッチング素子と呼ぶ場合もある）として用いられる場合には、有機ＥＬ層を用いた表示装置が、高速応答性を要求されるため、横型トランジスタよりも適していると言える。
【０００６】
一方、近年、軽量化や携帯性や柔軟性の必要性から、有機材料をエレクトロニクス分野にも用いることが提案されており、このため、有機材料を用いた様々な縦型トランジスタが提案されている。
【０００７】
このように、有機材料からなるトランジスタと有機材料からなる発光層を組み合わせることで、発光層と当該発光層の制御素子の双方を有機材料により形成した発光素子が実現できる（非特許文献１参照）。また、有機半導体を用いた縦型トランジスタとしては、ＣｕＰｃ（銅フタロシアニン）をソース電極、ドレイン電極で挟み、ゲート電極にスリット状のアルミニウム薄膜をＣｕＰｃ層に埋め込んで形成したものが報告されている（非特許文献２参照）。また、有機トランジスタを有する発光素子としては、正孔輸送材料としてα-ＮＰＤ（ビス−１−ＮナフチルＮフェニルベンジジン）、発光材料としてＡｌｑ３（８−ヒドロキシキノレートアルミニウム錯化合物）を使用し、ゲート電極をα-ＮＰＤ層中に配置した、縦型有機発光トランジスタの性能が報告されている（非特許文献３参照）。
【非特許文献１】Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ３３１（１９９８）５１−５４
【非特許文献２】工藤ら、Ｔ．ＩＥＥ Ｊａｐａｎ，Ｖｏｌ．１１８−Ａ，Ｎｏ．１０，（１９９８） Ｐ１１６６−１１７１
【非特許文献３】池上ら、電子情報通信学会、ＯＭＥ２０００−２０，Ｐ４７−５１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、縦型有機トランジスタは有機ＥＬ層などの発光層の制御素子として十分に利用可能であることが判明した。現在は、フレキシブルシートディスプレイの実現化へ向けた活発な研究開発がなされている。フレキシブルシートディスプレイの実現のためには、発光層の制御素子としての発光層に一対一で対応している個々のトランジスタを総括して制御する素子（論理素子）が必要である。
【０００９】
本発明は上記の点に鑑みてなされたものであり、インバータ特性を示すことができる、半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１１】
請求項１の発明は、第一の電極と、前記第一の電極上の第一の半導体層と、前記第一の半導体層上の第三の電極と、前記第一の半導体層の導電型と導電型が同一である前記第三の電極上の第二の半導体層と、前記第二の半導体層上の第五の電極と、前記第一の半導体層に挿入された第二の電極と、前記第二の半導体層に挿入された第四の電極とを有することを特徴とするものである。
【００１２】
請求項２の発明は、請求項２に記載された、前記第二の電極及び前記第四の電極は、櫛状、メッシュ状、又は多孔板状であることを特徴とするものである。
【００１３】
請求項３の発明は、請求項１又は２に記載された、前記第一の半導体層及び第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物からなることを特徴とするものである。
【００１４】
請求項４の発明は、請求項１乃至３のいずれか１項に記載された、前記第一電極、前記第二電極、前記第三電極、前記第四電極、及び前記第五電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とするものである。
【００１５】
請求項５の発明は、請求項１乃至４のいずれか１項に記載された、前記第一の電極には第一の電源電圧が印加されており、前記第二の電極には入力電圧が印加されており、前記第三の電極から出力電圧が取り出されており、前記第五の電極に第二の電源電圧が印加されていることを特徴とするものである。
【００１６】
請求項６の発明は、請求項５に記載された、前記第四の電極及び前記第五の電極には前記第二の電圧が印加されていることを特徴とするものである。
【００１７】
請求項７の発明は、請求項５に記載された、前記第三の電極及び前記第四の電極から出力電圧が取り出されていることを特徴とするものである。
【発明の効果】
【００１８】
上述の如く本発明によれば、複数の縦型有機トランジスタを用いて、インバータ特性を示す半導体デバイスを提供することができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２０】
図２（Ａ）は、本発明の第1実施例を示す縦型トランジスタを説明するための、基本ユニット（縦型トランジスタ単素子）を模式的に示した断面図である。図２（Ａ）は、図２（Ｂ）に示した縦型トランジスタのａ−ａ断面図である。
【００２１】
図２に示した縦型トランジスタは、大略すると、キャリアを放出するソース領域３と、ソース領域３から当該キャリアを受け取るドレイン領域５と、ソース領域３及びドレイン領域５の間に形成されたゲート電極４とよりなる。
【００２２】
ゲート電極４の近傍には、ソース領域３及びドレイン領域５を構成する材料との界面において、ショットキー接合性を有するように材料構成している。その効果に関しては後述する。
【００２３】
ソース領域３に電気的に接続されるソース電極２と、ドレイン領域５に電気的に接続されるドレイン電極６が設けられており、接触抵抗を低減して効率よくソース領域３とドレイン領域５の間に電圧を印加することが可能となっている。この場合、ソース電極２とドレイン電極６は、ゲート電極４を挟んで対向するように形成されていると好適である。
【００２４】
また、ソース電極２は、インジュウム錫酸化物（ＩＴＯ）などの導電性材料からなり、基板１上に形成されている。基板１は、ガラスなどからなるが、これに限定されるものではなく、プラスチック、石英、アンドープ・シリコン、高ドープ・シリコン、マイカなどのうち少なくともいずれか一つの材料を用いて形成する。また、プラスチックとしては、ポリエチレン系、ポリカーボネート系、マイラー系、及びポリイミド系の材料を用いる。
【００２５】
ソース領域３は、ソース電極２を覆うようにソース電極２上に形成され、ソース領域３の上には、ゲート電極４が形成され、ゲート電極４の上にはドレイン領域５が形成され、さらにドレイン領域５上にはドレイン電極６が形成されている。
【００２６】
図３は、本実施例に用いる縦型トランジスタ単素子におけるキャリアのポテンシャルエネルギーの高さを示すグラフである。
【００２７】
ソース電極２とドレイン電極６の間にバイアス電圧（ＶＤＳ）を印加した場合、キャリアのポテンシャルエネルギーは線形の傾斜で表すことができる（図中、Ｓ：ソース電極２からＤ：ドレイン電極６に向かう破線）。この場合、ソース電極２とドレイン電極６間の電圧差を大きくした場合に傾斜は急角度になる。一方、ゲート電極４にゲート電圧ＶＧを加えていくと、ゲート電極４の周辺に空乏層が次第に広がるので、キャリア（図中、黒丸で表示）に対するエネルギー障壁（鞍部点ポテンシャル）が次第に高く（大きく）なる。
【００２８】
縦型トランジスタにおいては、このようにバイアス電圧ＶＤＳ及びゲート電圧ＶＧの印加による、鞍部点ポテンシャルの増減を制御することで、ソース領域２からドレイン領域６に移動するキャリアの量を制御する。この場合、キャリアは、ゲート電極４の隙間を通ってソース領域２からドレイン領域５へと移動する。このため、ゲート電極４にはキャリアが移動する空間的な隙間を形成することが好ましく、例えばゲート電極４は櫛状に形成されており、キャリアは櫛状ゲート電極の隙間を空乏層制御された実効的な空間的隙間を通って移動する。ゲート電極４はこの形状に限定されるものではなく、例えばメッシュ状や多孔板状に形成して用いることができる。
【００２９】
図４（Ａ）〜（Ｃ）は、上記の縦型トランジスタに用いるゲート電極の形状の例を模式的に示した平面図である。これらの図は、ゲート電極を、ソース電極２又はドレイン電極６側から平面視した図である。
【００３０】
まず、図４（Ａ）は、ゲート電極７４は櫛状に形成され、櫛状の電極の隙間にはキャリアが移動する経路、すなわち電流経路７４ａが形成されている。
【００３１】
ゲート電極は、図４（Ｂ）に示すように形成されていてもよい。図４（Ｂ）に示すゲート電極８４は、複数の導電体が、互いに直交するようにして組み合わされて、いわゆるメッシュ状に構成されており、メッシュの目（穴）には、キャリアが移動する電流経路８４ａが形成されている。
【００３２】
また、ゲート電極は、図４（Ｃ）に示すように形成されていてもよい。図４（Ｃ）に示すゲート電極９４は、いわゆる多孔板状に形成され、平板状の導電体に、孔状のキャリアが移動する電流経路９４ａが多数形成されている形状を有している。このように、ゲート電極は、様々な形状で形成することが可能であるが、いずれもゲート電圧が印加される導電材料よりなる電圧印加部分を有し、当該電圧印加部分に隣接して電流経路が形成される構成となっている。
【実施例１】
【００３３】
本発明は、上記の構成を有する縦型トランジスタを複数個組み合わせたものであり、ゲート電極に隣接するトランジスタの電流経路であるチャネル（上記７４ａ、８４ａ、９４ａを含む電流経路）長を、ソース領域３とドレイン領域５の膜厚に対応させている。そのため、薄い構成にすること、動作抵抗を低くして動作速度を向上させること、そして電流密度の向上がそれぞれ可能となる。
【００３４】
ゲート電極４と、ソース領域３、及びドレイン領域５との接触をショットキー接触とすると、当該ショットキー接触により形成されるエネルギー障壁（鞍部点ポテンシャル高さ）を利用して、ソース領域３とドレイン領域５の間のリーク電流を低減可能になると共に、オン／オフ比を向上させることで、より応答速度を向上させることができる。
【００３５】
ソース電極２とソース領域３との間の、及びドレイン電極６とドレイン領域５とのそれぞれの接触は、オーミック接触であると接触抵抗が低減されてトランジスタの特性が良好となる。
【００３６】
ソース電極２、ゲート電極４、及びドレイン電極６は、クロム（Ｃｒ）、タリウム（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、ＩＴＯ等の導電性の酸化物、並びに導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジルのような導電性ポリマーよりなる群から選択される少なくとも１種の材料で構成されている。ソース電極２、ゲート電極４、及びドレイン電極６が上記材料で構成されている場合には、接触抵抗を低減して電気特性を改善することができる。そして、これらの電極材料は、蒸着、スパッタリング、化学蒸着、電着、無電解メッキ、スピンコーティング、印刷、及び塗布よりなる群から選択された方法により、形成される。
【００３７】
また、電極と半導体界面に、電荷輸送層（又は電荷注入層）（図示しない）の少なくとも一層を設ける。これにより、電極と半導体界面のダイポールを小さくすることが可能で、電極から有機半導体層に対する電荷注入効率が向上し、縦型トランジスタのオン／オフ比が大きくなり、更に大電流化と高速動作が可能になる。
【００３８】
電荷輸送層（及び電荷注入層）の候補となる材料は、（ａ）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体から選択される少なくとも１種のアセン分子材料、或いは、（ｂ）銅フタロシアニン系化合物（ＣｕＰｃ）、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体から選択される少なくとも１種の顔料、或いは、（ｃ）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン誘導体（ＴＰＤ）、トリアリールアミン系化合物、（２，２’，７，７’−ジフェニルアミノ−スピロ−９，９’ビフルオレン（Ｓｐｉｒｏ−ＴＡＤ）、Ｎ，Ｎ−７−ジ−１−ナフチル−Ｎ，Ｎ’−ジフェニル−４，４’−ジアミノ−ビフェニル（Ｓｐｉｒｏ−ＮＰＢ）、４，４’，４”−トリス［３−メチルフェニル−（フェニル）−アミノ］−トリフェニル−アミン（ｍＭＴＤＡＴＡ）、２，２’，７，７’−テトラキス（２，２−ジフェニルビニル）スピロ−９，９’−ビフルオレン（Ｓｐｉｒｏ−ＤＰＶＢｉ）、４，４’，ビス（２，２−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、アルミニウム−トリソキシキノリン（Ａｌｑ）、８−ヒドロキシキノリンアルミニウム（Ａｌｑ３）、トリス（４−メチル−８−ヒドロキシキノレート）アルミニウム錯化合物（Ａｌｍｑ３）、及びそれらの誘導体から選択される少なくとも１種の低分子化合物、或いは、（ｄ）ポリ−ｐ−フェニレンビニレン（ＰＰＶ）、ビフェニル基を有するポリマー（Ｂｉｐｈｅｎｙｌ−Ｐｏｌｙｍｅｒｓ）、ジアルコキシ基を有するポリマー（Ｄｉａｌｋｏｘｙ−Ｐｏｌｙｍｅｒｓ）、アルコキシ−フェニル−ＰＰＶ、フェニル−ＰＰＶ、フェニル−ジアルコキシ−ＰＰＶコポリマー、ポリ（２−メトキシ−５−（２’−エチル−ヘキシルオキシ）−１，４−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）、ＰＥＤＯＴ：ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリスチレンスルフォン酸（ＰＳＳ）、ポリアニリン（ＰＡＮＩ）、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体から選択される少なくとも１種の高分子化合物、或いは、（ｅ）トリフェニルアミン誘導体（ＴＰＤ）、トリアリールアミン化合物、（２，２’，７，７’−ジフェニルアミノ−スピロ−９，９’ビフルオレン（Ｓｐｉｒｏ−ＴＡＤ）、Ｎ，Ｎ−７−ジ−１−ナフチル−Ｎ，Ｎ′−ジフェニル−４，４’−ジアミノ−ビフェニル（Ｓｐｉｒｏ−ＮＰＢ）、４，４’，４”−トリス［３−メチルフェニル−（フェニル）−アミノ］−トリフェニル−アミン（ｍＭＴＤＡＴＡ）、及び、それらの誘導体から選択される少なくとも１種の低分子化合物、或いは、（ｆ）ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリスチレンスルフォン酸（ＰＳＳ）、ポリアニリン（ＰＡＮＩ）、及びそれらの変性体から選択される少なくとも１種の高分子化合物のいずれかを含む材料よりなる。
【００３９】
次に、本実施例による縦型トランジスタの製造方法を示す。図５（Ｉ）〜（ＩＸ）について手順を追って説明する。
【００４０】
図５（Ｉ）に示す工程では、基板２０の上面に電極材料を成膜して第一の電極であるソース電極２１を形成する。例えば、透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）の上面にＩｎ酸化物とＳｎ酸化物とからなるＩＴＯ透明電極をＲＦスパッタリングにより成膜して、膜厚が１１０ｎｍのソース電極２１を形成する。
【００４１】
図５（ＩＩ）に示す工程では、ソース電極２１を覆うように、第一の半導体層であるソース領域２２を形成した。例えば、ペンタセン層を、室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が６０ｎｍとなるように形成し、ソース領域２２を形成する。
【００４２】
図５（ＩＩＩ）に示す工程では、ソース領域２２の上面にラインとスペースが、それぞれ２０μｍの、櫛型のメタルマスクを配置して、第二の電極であるゲート電極２３の材料であるＡｌを、室温、６．５×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が３０ｎｍとなるように形成する。
【００４３】
図５（ＩＶ）に示す工程では、ペンタセン層を、室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成し、第一の半導体層であるドレイン領域２４を形成する。
【００４４】
図５（Ｖ）に示す工程では、ドレイン領域２４上に、電極材料を成膜して第三の電極であるドレイン電極２５を形成する。電極材料は、Ａｕを５０ｎｍの厚さに成膜してドレイン電極２５を形成する。
【００４５】
図５（ＶＩ）に示す工程では、ドレイン電極２５の上に、第二の半導体層であり、次のソース領域層である、ペンタセン層２６を室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成する。
【００４６】
次に、図５（ＶＩＩ）に示す工程では、ペンタセン層２６の上面に、第四の電極である二つ目のゲート電極２７となる、例えば、ラインとスペースが、それぞれ、２０μｍの、櫛型のメタルマスクを配置して、二つ目のゲート電極２７の材料であるＡｌを室温、６．５×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が３０ｎｍとなるように形成した。
【００４７】
図５（ＶＩＩＩ）に示す工程では、第二の半導体層であり、二つ目のドレイン領域層である、ペンタセン層２８を室温、１．３〜３．９×１０−３Ｐａの真空条件下において真空蒸着法による成膜により、膜厚が７０ｎｍとなるように形成する。
【００４８】
最後に、図５（ＩＸ）に示す工程では、電極材料は、Ａｕを５０ｎｍの厚さに成膜して第五の電極であるドレイン電極２９を形成する。
【００４９】
その結果、図６に示した構造の縦型トランジスタが形成される。
【００５０】
図７は、ペンタセン縦型トランジスタの静特性を示す図である。この縦型トランジスタは、図２に示した基本ユニット（縦型トランジスタ単素子）構造である。この縦型トランジスタは、基板１を透明な０．７ｍｍ厚のガラス基板（コーニング社製無アルカリガラス１７３７Ｆ）によって、ソース電極２をＩＴＯ膜によって、ソース領域３をペンタセンによって、ゲート電極４をＡｌによって、ドレイン領域５をペンタセンによって、ドレイン電極６をＡｕによって、それぞれ図５（Ｉ）〜（Ｖ）に示した条件で作製している。ソース−ドレイン電圧０Ｖ〜−３Ｖの範囲で、数百μＡオーダーの電流が、ゲート電圧０．８Ｖ〜−０．８Ｖにより、０．２Ｖステップで良好に変調されている。図５（Ｉ）〜（ＩＸ）の素子作製工程で得られた本発明による図６の縦型トランジスタは、図７で示した電気的特性の縦型トランジスタを２個、縦方向に積層したものである。
【００５１】
次に、本実施例による縦型トランジスタの、インバータの伝達特性について調べた結果を図９に示す。図９は、電源電圧(ＶＤＤ)（供給電圧（Ｖｓｕｐｐｌｙ））−１．２Ｖに関する、入力電圧（Ｖｉｎ）−２Ｖ〜１Ｖの範囲内で変化させたときの出力電圧（Ｖｏｕｔ）の関係（伝達特性）である。入力電圧（Ｖｉｎ）が低いときは、ドライブ側の縦型トランジスタが動作し、入力電圧（Ｖｉｎ）を次第に大きくしていくにつれて、ドライブ側の縦型トランジスタが次第にオフとなり、今度は負荷側の縦型トランジスタが動作し始める結果、このような特性が得られる。このようにして、インバータ動作を実現する。
【００５２】
上記図９に示した、インバータの伝達は、図８（Ａ）及び（Ｂ）に示す回路を構成して、測定した。図８（Ａ）は、インバータ動作を実現するための回路構成が、第一の電極を接地、櫛状又はメッシュ状又は多孔板状の第二の電極を入力電圧（Ｖｉｎ）端子、第三の電極を出力電圧（Ｖｏｕｔ）端子、第五の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子は供給電圧（Ｖｓｕｐｐｌｙ）端子である第五の電極に、それぞれ電気的に接続している。また、図８（Ｂ）は、インバータ動作を実現するための回路構成が、第一の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子、櫛状又はメッシュ状又は多孔板状の第二の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子である第一の電極に共通に固定し、第三の電極を出力電圧（Ｖｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子を入力電圧（Ｖｉｎ）端子、第五の電極を接地にそれぞれ電気的に接続している。これにより、図８（Ａ）下部の回路図に示した、エンハンスメント型駆動／エンハンスメント型負荷型のインバータを実現することができた。出力電圧は、負荷抵抗ＲＬとトランジスタ（入力電圧により導通、非導通になるトランジスタ）の等価抵抗Ｒｄによる供給電圧の内分、つまり抵抗比率により決定でき、図９に示すように、本発明による縦型トランジスタが正常に動作していることが確認された。
【実施例２】
【００５３】
図７に示す、本発明による縦型トランジスタにおいて、図１０（Ａ）及び（Ｂ）に示す回路を構成する。すなわち、図１０（Ａ）は、第一の電極を接地、櫛状又はメッシュ状又は多孔板状の第二の電極を入力電圧（Ｖｉｎ）端子、第三の電極を出力電圧（Ｖｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第四の電極端子は出力電圧（Ｖｏｕｔ）端子である第三の電極に共通に固定し、第五の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子にそれぞれ電気的に接続する。図１０（Ｂ）は、第一の電極を供給電圧（Ｖｓｕｐｐｌｙ）端子、第三の電極を出力電圧（Ｖｏｕｔ）端子、櫛状又はメッシュ状又は多孔板状の第二の電極は出力電圧（Ｖｏｕｔ）端子である第三の電極に共通に固定し、櫛状又はメッシュ状又は多孔板状の第四の電極端子は入力電圧（Ｖｉｎ）端子、第五の電極を接地にそれぞれ電気的に接続する。
【００５４】
本実施例による縦型トランジスタの、インバータの伝達特性について調べた結果を図１１に示す。図１１は、同様に電源電圧(ＶＤＤ)（供給電圧（Ｖｓｕｐｐｌｙ））−１．２Ｖに関する、入力電圧（Ｖｉｎ）−２Ｖ〜１Ｖの範囲内で変化させたときの出力電圧（Ｖｏｕｔ）の関係（伝達特性）である。
【００５５】
図９で示したインバータの伝達特性の特性よりも、急峻な出力電圧（Ｖｏｕｔ）の変換が観察された。これにより、図１０（Ａ）下部の回路図に示したような、エンハンスメント型駆動／ディプリーション型負荷型のインバータを実現できた。また、図８（Ａ）及び（Ｂ）に示す、エンハンスメント型駆動／エンハンスメント型負荷型のインバータよりも、更に高速度動作が可能であることを示した。
【実施例３】
【００５６】
図５（Ｉ）〜（ＩＸ）に示す工程において、ペンタセンに換えて、銅フタロシアニンを成膜してそれぞれのソース領域２２、２６と、ドレイン領域２４、２８を形成した。この場合においても、同様に上述のトランジスタ静特性が得られた。
【実施例４】
【００５７】
図５（Ｉ）〜（ＩＸ）に示す工程において、ペンタセンに換えて、α−ＮＰＤ（ビス−１−ＮナフチルＮフェニルベンジジン）を成膜してそれぞれのソース領域２２、２６と、ドレイン領域２４、２８を形成した。この場合においても、同様に上述のトランジスタ静特性が得られた。
【実施例５】
【００５８】
図５（Ｉ）〜（ＩＸ）に示す工程において、ペンタセンに換えて、フラーレンを成膜してそれぞれのソース領域２２、２６と、ドレイン領域２４、２８を形成した。この場合においても、同様に上述のトランジスタ静特性が得られた。
【実施例６】
【００５９】
図５（Ｉ）〜（ＩＸ）に示す工程において、Ａｌに換えて、Ｐｔを用いてゲート電極２３、２７を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【実施例７】
【００６０】
図５（Ｉ）〜（ＩＸ）に示す工程において、Ａｌに換えてＡｕを用いてゲート電極２３、２７を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【実施例８】
【００６１】
図５（Ｉ）〜（ＩＸ）に示す工程において、Ａｕに換えてＩＴＯ、ＺｎＯを用いてソース電極２１、ドレイン電極２５、２９を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【実施例９】
【００６２】
図５（Ｉ）〜（ＩＸ）に示す工程において、ＩＴＯに換えて導電性ポリアニリンを用いてソース電極２１を形成した。この場合にも、同様に上述のトランジスタ静特性が得られた。
【００６３】
また、実施例３〜実施例９に示した縦型トランジスタについても、実施例１、２に記載した縦型トランジスタの場合と同様に、図８（Ａ）及び（Ｂ）、並びに図１０（Ａ）及び（Ｂ）に示す方法で、インバータの伝達特性を測定した。その結果、ほぼ同様の測定結果が得られ、実施例１及び実施例２の場合と同様の効果を奏することが確認された。
【実施例１０】
【００６４】
また、実施例１〜実施例１０に記載した本発明による縦型トランジスタは、前記したように、複数の（２個の）縦型トランジスタを順次積層した構造の有機インバータ装置である。積層することなく、図２に示す、基本ユニット（縦型トランジスタ単素子）縦型トランジスタを同一基板上に、複数個、隣接して配置した構成においても、インバータの伝達特性が得られた。
【００６５】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。そのため、上述の実施例は、あらゆる点で単なる例示に過ぎず限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであり、明細書の本文にはなんら拘束されない。
【産業上の利用可能性】
【００６６】
本発明が、キャリアの移動度が高く、出力電圧の立ち上がり波形と立ち下り波形が急峻で、動作速度が高速度である縦型トランジスタ、並びに複数の縦型トランジスタを用いたインバータ装置及び回路構成を提供することにより、有機トランジスタを用いた論理素子製品の実現できることは勿論である。
【図面の簡単な説明】
【００６７】
【図１】縦型トランジスタ（ＳＩＴ）の動作機構を説明する概略断面図である。
【図２】（Ａ）は本発明で基本となる縦型トランジスタの概略断面図であり、（Ｂ）で示す縦型トランジスタのａ−ａ断面図である。
【図３】図２の縦型トランジスタのキャリアポテンシャルエネルギーを示す図である。
【図４】（Ａ）〜（Ｃ）は、ゲート電極の形状の例を示す平面図である。
【図５】（Ｉ）〜（ＩＸ）は、本発明によるインバータ装置の製造方法を示す図である。
【図６】本発明によるインバータ装置の断面図である。
【図７】ペンタセン縦型トランジスタの静特性を示す図である。
【図８】（Ａ）及び（Ｂ）は、本発明によるインバータ装置の接続図であり、回路とともに示した図である。
【図９】図８（Ａ）及び（Ｂ）に示す回路を構成及び測定した、本発明によるインバータ装置の伝達特性である。
【図１０】（Ａ）及び（Ｂ）は、本発明による別のインバータ装置の接続図であり、回路とともに示した図である。
【図１１】図１０（Ａ）及び（Ｂ）に示す回路を構成及び測定した、本発明による別のインバータ装置の伝達特性である。
【符号の説明】
【００６８】
１、２０ 基板
２、２１ ソース電極
３、２２ ソース領域
４、２３ ゲート電極
５、２４ ドレイン領域
６、２５ ドレイン電極
２６ ペンタセン層
２７ 二つ目のゲート電極
２８ ペンタセン層
２９ ドレイン電極
７４，８４，９４ ゲート電極
７４ａ，８４ａ，９４ａ 電流経路
１０１ ｎ＋ソース電極
１０２ ｎ＋ドレイン電極
１０３ ｐ＋ゲート
１０４ 半導体層
１０５ 空乏層
【特許請求の範囲】
【請求項１】
第一の電極と、
前記第一の電極上の第一の半導体層と、
前記第一の半導体層上の第三の電極と、
前記第一の半導体層の導電型と導電型が同一である前記第三の電極上の第二の半導体層と、
前記第二の半導体層上の第五の電極と、
前記第一の半導体層に挿入された第二の電極と、
前記第二の半導体層に挿入された第四の電極とを有することを特徴とする半導体デバイス。
【請求項２】
前記第二の電極及び前記第四の電極は、櫛状、メッシュ状、又は多孔板状であることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記第一の半導体層及び第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物からなることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記第一電極、前記第二電極、前記第三電極、前記第四電極、及び前記第五電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイス。
【請求項５】
前記第一の電極には第一の電源電圧が印加されており、前記第二の電極には入力電圧が印加されており、前記第三の電極から出力電圧が取り出されており、前記第五の電極に第二の電源電圧が印加されていること特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイス。
【請求項６】
前記第四の電極及び前記第五の電極には前記第二の電圧が印加されていることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
前記第三の電極及び前記第四の電極から出力電圧が取り出されていることを特徴とする請求項５に記載の半導体デバイス。
【請求項１】
第一の電極と、
前記第一の電極上の第一の半導体層と、
前記第一の半導体層上の第三の電極と、
前記第一の半導体層の導電型と導電型が同一である前記第三の電極上の第二の半導体層と、
前記第二の半導体層上の第五の電極と、
前記第一の半導体層に挿入された第二の電極と、
前記第二の半導体層に挿入された第四の電極とを有することを特徴とする半導体デバイス。
【請求項２】
前記第二の電極及び前記第四の電極は、櫛状、メッシュ状、又は多孔板状であることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記第一の半導体層及び第二の半導体層は、それぞれ独立に、（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、及びそれらの誘導体、並びに（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、及びそれらの誘導体、並びに（３）ヒドラゾン系化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリールビニル系化合物、ピラゾリン系化合物、トリフェニルアミン系化合物、トリアリールアミン系化合物、及びそれらの誘導体、並びに（４）ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及びそれらの変性体、並びに（５）フラーレン、及びカーボンナノチューブからなる群より選択される少なくとも一種の有機化合物からなることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記第一電極、前記第二電極、前記第三電極、前記第四電極、及び前記第五電極は、それぞれ独立に、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、錫、リチウム、カルシウム、インジュウム錫酸化物、酸化亜鉛などの導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、導電性ポリマーよりなる群から選択される少なくとも１種の材料を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイス。
【請求項５】
前記第一の電極には第一の電源電圧が印加されており、前記第二の電極には入力電圧が印加されており、前記第三の電極から出力電圧が取り出されており、前記第五の電極に第二の電源電圧が印加されていること特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイス。
【請求項６】
前記第四の電極及び前記第五の電極には前記第二の電圧が印加されていることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
前記第三の電極及び前記第四の電極から出力電圧が取り出されていることを特徴とする請求項５に記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−１０５６５（Ｐ２００８−１０５６５Ａ）
【公開日】平成２０年１月１７日（２００８．１．１７）
【国際特許分類】
【出願番号】特願２００６−１７８２９３（Ｐ２００６−１７８２９３）
【出願日】平成１８年６月２８日（２００６．６．２８）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２０年１月１７日（２００８．１．１７）
【国際特許分類】
【出願日】平成１８年６月２８日（２００６．６．２８）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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