【課題】ゲートリーク電流の増加が抑制された信頼性の高い電界効果トランジスタを提供する。
【解決手段】 ゲート電極は、第１金属層１６および第２金属層１７を含み、
第２金属層１７は、第１金属層１６よりも導電率が高く、
第１金属層１６の上方に、第２金属層１７が積層され、
ソース電極１８およびドレイン電極１９は、半導体層１２〜１４上にオーム性接触し、
ゲート電極は、ソース電極１８およびドレイン電極１９の間に配置され、かつ、第１金属層１６により半導体層上にショットキー性接触し、
半導体層上におけるソース電極１８およびゲート電極の間、ならびに、ゲート電極およびドレイン電極１９の間は、絶縁膜１５Ａにより覆われ、
かつ、
第２金属層１７下面の全体が第１金属層１６上面の上方に重なっているか、または、第１金属層１６の厚みが絶縁膜１５Ａの厚み以上であることを特徴とする電界効果トランジスタ。 （もっと読む）

【課題】主面をｍ面とするIII 族窒化物半導体で構成されたＨＦＥＴにおいて、正のしきい値電圧を高めること。
【解決手段】ＨＦＥＴ１００は、凹凸加工されたａ面サファイア基板１０１上に、ｍ面を主面とするＧａＮからなるバッファ層１０２、ノンドープのＧａＮからなるチャネル層１０３、ノンドープのＡｌＧａＮからなる障壁層１０４、酸素ドープのｎ−ＡｌＧａＮからなるキャリア供給層１０５を有している。キャリア供給層１０５は２つの領域に分離して形成されている。キャリア供給層１０５は、障壁層１０４上に選択的に再成長させて形成した層である。ゲート電極１０９にバイアスを印加しない状態では、ゲート電極１０９直下に２ＤＥＧが形成されないため、正のしきい値電圧を高めることができる。 （もっと読む）

【課題】 ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタを提供する。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。 （もっと読む）

【課題】トランジスタの閾値電圧を高くする。
【解決手段】フローティング電極１１０は半導体層１０２上に形成されており、絶縁層はフローティング電極１１０上に形成されている。バイアス電極１３４は、絶縁層を介してフローティング電極１１０の一部に対向することにより、フローティング電極１１０と容量結合し、かつフローティング電極１１０が半導体層１０２にチャネル領域を形成しない大きさの電圧が印加される。制御電極１３２は、絶縁層を介してフローティング電極１１０の他の部分に対向することにより、フローティング電極１１０と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される。 （もっと読む）

【課題】本発明の半導体装置は、ｎチャネルの高電子移動度トランジスタ（ＨＥＭＴ）とｐチャネル電界効果トランジスタとを単一の基板上に形成した。
【解決手段】ｎチャネル電界効果トランジスタは、第１チャネル層７と、この第１チャネル層７にヘテロ接合し、ｎ型の電荷を供給するｎ型第１障壁層６と、ｎ型第１障壁層６に対してｐｎ接合型の電位障壁を有するｐ型ゲート領域１０とを備え、ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層１３と、ｐｎ接合型の電位障壁を有するｎ型ゲート領域１８とを備える。各トランジスタはｐｎ接合型のゲート領域を有するのでターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させたエンハンスメントモードでの動作を実現した。 （もっと読む）

【課題】化合物半導体装置のソース電極、ドレイン電極及びゲート電極を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるようにする。
【解決手段】化合物半導体装置の製造方法を、基板１上に化合物半導体積層構造４を形成する工程と、化合物半導体積層構造上に金属膜５Ａ〜５Ｃを形成する工程と、金属膜上にソース電極７及びドレイン電極８を形成する工程と、金属膜の一部を酸化又は窒化して、金属酸化物膜又は金属窒化物膜５ＣＸを形成する工程と、金属酸化物膜又は金属窒化物膜上にゲート電極９を形成する工程とを含むものとする。 （もっと読む）

【課題】小型かつ高性能な半導体装置を提供すること。
【解決手段】第１のＧａＡｓ層１１、およびこのＧａＡｓ層１１に対して水平方向が長手方向となるように形成された四角柱状の第２のＧａＡｓ層１２と、第１、第２のＧａＡｓ層１１、１２の表面に形成されたＡｌＧａＡｓ層１３と、第１のＧａＡｓ層１１の裏面に形成されたドレインパッド１４と、第２のＧａＡｓ層１２上のＡｌＧａＡｓ層１３の表面に形成された帯状のソースパッド１６と、第１のＧａＡｓ層１１上のＡｌＧａＡｓ層１３上のうち、第２のＧａＡｓ層１２の両側に形成された帯状のゲートパッド１５と、を具備し、第１のＧａＡｓ層１１の厚さは、第２のＧａＡｓ層１２のうち、両側にゲートパッド１５が形成された領域（ゲート領域１８）を除く部分の厚さよりも厚く形成される。 （もっと読む）

【課題】ゲートリーク電流を低減できる、窒化物電子デバイスを作製する方法を提供する。
【解決手段】時刻ｔ０で基板生産物を成長炉に配置した後に、摂氏９５０度まで基板温度を上昇する。基板温度が十分に安定した時刻ｔ３でトリメチルガリウム及びアンモニアを成長炉に供給して、ｉ−ＧａＮ膜を成長する。時刻ｔ５で基板温度が摂氏１０８０度に到達する。基板温度が十分に安定した時刻ｔ６でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、ｉ−ＡｌＧａＮ膜を成長する。時刻ｔ７でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して成膜を停止した後に、速やかに、成長炉へアンモニア及び水素の供給を停止すると共に窒素の供給を開始して、成長炉のチャンバ中においてアンモニア及び水素の雰囲気を窒素の雰囲気に変更する。窒素の雰囲気が形成された後に、時刻ｔ８で基板温度の降下を開始する。 （もっと読む）

【課題】電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタを容易に実現できるようにする。
【解決手段】電界効果トランジスタは、基板１００の上に形成され、第１の窒化物半導体層１２２及び第２の窒化物半導体層１２３を有する半導体層積層体１０２を備えている。半導体層積層体１０２の上には、互いに間隔をおいてソース電極１３１及びドレイン電極１３２が形成されている。ソース電極１３１とドレイン電極１３２との間には、ソース電極１３１及びドレイン電極１３２と間隔をおいてゲート電極１３３が形成されている。ドレイン電極１３２の近傍には正孔注入部１４１が形成されている。正孔注入部１４１は、ｐ型の第３の窒化物半導体層１４２及び第３の窒化物半導体層１４２の上に形成された正孔注入電極１４３を有している。ドレイン電極１３２と正孔注入電極１４２とは、電位が実質的に等しい。 （もっと読む）

【課題】半絶縁性基板に形成されたゲートパッドにマイナスの電圧が印加され、半絶縁性基板の裏面に形成された裏面電極にプラスの電圧が印加されても、リーク電流を抑制できる半導体装置を提供する。
【解決手段】裏面電極１０が形成された半絶縁性基板１１の表面上に並列に形成された、複数のゲート電極１５がゲート電極接続部２１に接続されるとともに、このゲート電極接続部２１が複数に分割された半導体装置であって、ゲート電極接続部２１間の半絶縁性基板１１の表面に形成されたｎ型の抵抗層２２と、このｎ型の抵抗層２２の周囲を覆うように、ｐ型不純物層２３と、このｐ型不純物層２３の周囲を覆うように、所望の濃度で形成されたｎ型不純物層２４と、を具備し、ゲートパッド２９は、ゲート電極接続部２１と、このゲート電極接続部２１に隣接するｎ型の抵抗層２２上の引き出し電極２５とを接続するように形成される。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】凹部４ｃ内に形成されたｉ型（イントリンシック半導体）側壁層５を介してｐ⁺型ゲート領域６を形成する。このような構成とすれば、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ⁺型ゲート領域６よりも低濃度のｐ^-型層が必要とされない。このため、ｎ^-型チャネル層３に直接接触している高濃度のｐ⁺型ゲート領域６によって、ｎ^-型チャネル層３内に伸びる空乏層幅を制御できる。したがって、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ^-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制できる。また、ｐ⁺型ゲート領域６の側面がｉ型側壁層５によってｎ⁺型層４と分離されるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減できる。 （もっと読む）

【課題】電流コラプスを抑制しつつ所望の特性が得られる化合物半導体装置を提供する。
【解決手段】化合物半導体装置は、ＧａＮからなる電子走行層１２０と、ＡｌＧａＮからなる電子供給層１３０と、電子供給層上に設けられたソース電極１５０、ゲート電極１６０およびドレイン電極１７０と、少なくともソース電極とゲート電極との間およびゲート電極とドレイン電極との間に設けられたＧａＮからなるキャップ層１４０と、ゲート電極とドレイン電極との間のキャップ層に設けられたリセス部と、リセス部とドレイン電極との間のキャップ層に設けられリセス部よりも大きな厚みを有する層厚部と、を備える。 （もっと読む）

【課題】オン抵抗の増加を抑制すると共にリーク電流を低減させることができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置は、ノンドープＩｎＧａＡｓ層８と、ノンドープＩｎＧａＡｓ層８上に形成された、第１リセス部を備えるＳｉドープＧａＡｓ層１と、ノンドープＩｎＧａＡｓ層８とＳｉドープＧａＡｓ層１との間に形成され、第１リセス部内に設けられた第２リセス部を備える、ノンドープオーダ系ＩｎＧａＰ層４とその上に形成されるノンドープＧａＡｓ層３からなる２層構造半導体層と、第２リセス部内において、ノンドープＩｎＧａＡｓ層８上に設けられたＣドープＧａＡｓ層１３と、ＣドープＧａＡｓ層１３と、ノンドープＧａＡｓ層３及びノンドープオーダ系ＩｎＧａＰ層４の界面との間に設けられると共に、ノンドープオーダ系ＩｎＧａＰ層４とＣドープＧａＡｓ層１３との間の一部には設けられていない側壁絶縁膜１７とを備える。 （もっと読む）

【課題】高電圧を印加しても壊れにくい電界効果トランジスタを提供すること。
【解決手段】この電界効果トランジスタは、略同一の第１、第２トランジスタ部１１,１２を備える。第１のトランジスタ部１１は、ヘテロ接合を含むIII族窒化物半導体層構造、III族窒化物半導体層構造上に間隔をおいて配置されたソース電極５およびドレイン電極７、フィールドプレート９１を有するゲート電極６、ドレイン電極７を被覆するように配置された絶縁体層８を有する。フィールドプレート９１は、ドレイン電極７を覆うようにひさし状に延在する。第２のトランジスタ部１２は、第１のトランジスタ部１１と略面対称に配置されている。第１のトランジスタ部１１のIII族窒化物半導体層構造、絶縁体層８およびドレイン電極７は、第２のトランジスタ部１２において対応する構造または層と一体化されている。 （もっと読む）

【課題】高電圧印加時にフィールドプレート構造端に集中する電界強度を緩和し、高耐圧で信頼性の高い窒化物半導体装置を提供する。
【解決手段】フィールドプレート構造を備えた窒化物半導体装置において、ゲート電極１８に、オフ制御の制御電圧を印加するとき、フィールドプレート構造の傾斜面部直下の窒化物半導体層中１３にはキャリアが存在しないようにする。 （もっと読む）

【課題】ＤモードとＥモードの素子を組み合わせた半導体装置およびその製造方法を提供する。
【解決手段】ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ凹部２ａと凸部２ｂを備えることで、同一基板上に厚みが異なるｎ型チャネル層３を形成する。そして、このような厚みが異なるｎ型チャネル層３によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＳｉＣでもＤモードとＥモードのＪＦＥＴを組み合わせたＳｉＣ半導体装置を実現することが可能となる。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｐ⁺型ゲート領域２をＳｉＣ基板１の内部に埋め込んだ構造とする。これにより、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ｐ⁺型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ⁺型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。 （もっと読む）

【課題】 サージ電圧等に対するバイパス用の保護部を備え、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を提供する。
【解決手段】 支持基体上にオーミック接触するＧａＮ層を有するｎ^＋型ＧａＮ基板１と、第１領域Ｒ１上におけるｎ⁻型ＧａＮドリフト層２を有するＦＥＴと、第２領域Ｒ２においてｎ⁻型ＧａＮドリフト層２にショットキー接触するアノード電極を有するＳＢＤとを備え、ＦＥＴとＳＢＤとは並列配置されており、ｎ^＋型ＧａＮ基板１の裏面に、ＦＥＴのドレイン電極ＤおよびＳＢＤのカソード電極Ｃを備えることを特徴とする。 （もっと読む）

【課題】ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制する。
【解決手段】トレンチ６の先端部に形成されたｎ^-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなるため、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにする。例えば、トレンチ６の先端部の周辺を含めてｎ⁺型ＳｉＣ基板１の外縁部においてｎ⁺型ソース領域４が除去されると共に、トレンチ６の先端部においてｎ^-型チャネル層７および第２ゲート領域８が除去された凹形状とする。これにより、トレンチ６の先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。 （もっと読む）

【課題】オーミック電極とオーミックリセス部とのコンタクト抵抗を低減した窒化物半導体素子および窒化物半導体素子の製造方法を提供する。
【解決手段】窒化物半導体素子４００は、基板４０１上に形成された第１の窒化物半導体層４０２と、第１の窒化物半導体層４０２上に形成され、第１の窒化物半導体層４０２と比べてバンドギャップが大きい第２の窒化物半導体層４０３と、少なくとも第２の窒化物半導体層４０３に形成されたオーミックリセス部４０５と、オーミックリセス部４０５に接触して設けられたオーミック電極４０７とを備え、オーミックリセス部４０５は、オーミック電極４０７と接触する面の少なくとも一部に凹凸構造を有する。 （もっと読む）