ＩＩＩ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置
【課題】主面をｍ面とするIII 族窒化物半導体で構成されたＨＦＥＴにおいて、正のしきい値電圧を高めること。
【解決手段】ＨＦＥＴ１００は、凹凸加工されたａ面サファイア基板１０１上に、ｍ面を主面とするＧａＮからなるバッファ層１０２、ノンドープのＧａＮからなるチャネル層１０３、ノンドープのＡｌＧａＮからなる障壁層１０４、酸素ドープのｎ−ＡｌＧａＮからなるキャリア供給層１０５を有している。キャリア供給層１０５は２つの領域に分離して形成されている。キャリア供給層１０５は、障壁層１０４上に選択的に再成長させて形成した層である。ゲート電極１０９にバイアスを印加しない状態では、ゲート電極１０９直下に２ＤＥＧが形成されないため、正のしきい値電圧を高めることができる。
【解決手段】ＨＦＥＴ１００は、凹凸加工されたａ面サファイア基板１０１上に、ｍ面を主面とするＧａＮからなるバッファ層１０２、ノンドープのＧａＮからなるチャネル層１０３、ノンドープのＡｌＧａＮからなる障壁層１０４、酸素ドープのｎ−ＡｌＧａＮからなるキャリア供給層１０５を有している。キャリア供給層１０５は２つの領域に分離して形成されている。キャリア供給層１０５は、障壁層１０４上に選択的に再成長させて形成した層である。ゲート電極１０９にバイアスを印加しない状態では、ゲート電極１０９直下に２ＤＥＧが形成されないため、正のしきい値電圧を高めることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III 族窒化物半導体からなる半導体装置およびその製造方法に関するものであり、特に、正のしきい値電圧が高いＨＦＥＴ（高電子移動度トランジスタ）や、ダイオードなどの半導体装置およびその製造方法に関する。また、それらのIII 族窒化物半導体からなる半導体装置を用いた電力変換装置に関する。
【背景技術】
【０００２】
III 族窒化物半導体は発光素子の材料として広く用いられているが、電子移動度が高くＳｉの約１０倍の破壊電界強度を有することからパワーデバイスの材料としても期待されている。そのようなパワーデバイスとして、ヘテロ接合界面に生じる２次元電子ガス（２ＤＥＧ）をチャネルとして動作するＨＦＥＴ（高電子移動度トランジスタ）が開発されているが、ＧａＡｓ系のＨＦＥＴなどの従来と同様な構造でＧａＮ系ＨＦＥＴを作製すると、ゲート電極に電圧を印加しない状態でオンになる特性（ノーマリオン特性）となる。しかし、ノーマリオン特性では安全性に問題があるため、ゲート電極に電圧を印加しない状態でソース−ドレイン間に電流が流れないノーマリオフを実現するためのさまざまな構造が提案されている。
【０００３】
ノーマリオフを実現可能なIII 族窒化物半導体からなるＨＥＭＴとして、特許文献１では、ａ面やｍ面などの無極性面や半極性面を主面とするIII 族窒化物半導体で構成された絶縁ゲート型のＨＦＥＴが記載されている。ａ面やｍ面はピエゾ分極による内部電界が０となる面であり、ｃ面の場合のように内部電界によって高いシートキャリア密度が生じてしまうことがないため、ノーマリオフを実現することができる。また、特許文献１のＨＦＥＴでは、リセス構造を採用することで正のしきい値電圧を高めている。また、特許文献１のＨＦＥＴでは、障壁層にｎ型不純物をドープすることで、チャネル層に電子を供給し、直列抵抗を低減している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７０５２１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のＨＦＥＴでは、障壁層にｎ型不純物がドープされており、ゲート電極下部もｎ型となっているため、正のしきい値電圧を十分に高めることができず、ドレイン電極に高電圧を印加した場合にソース−ドレイン間にリーク電流が生じてしまい、トランジスタをオフさせることができなくなるという問題がある。
【０００６】
そこで本発明の目的は、III 族窒化物半導体からなるＨＦＥＴの正のしきい値電圧を高め、ドレイン電圧に高電圧を印加した際のソース−ドレイン間のリーク電流を抑制することである。
【課題を解決するための手段】
【０００７】
第１の発明は、ｃ面以外の面を主面とするIII 族窒化物半導体で構成された半導体装置において、ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層と、チャネル層上に位置し、チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなる障壁層と、障壁層上であって、ｎ型不純物がドープされたIII 族窒化物半導体からなり、互いに離間する２つの領域上に選択的に再成長されて位置するキャリア供給層と、２つの領域の一方の領域のキャリア供給層上に設けられ、チャネル層と電気的に接続した第１電極と、２つの領域の他方の領域のキャリア供給層上に設けられ、チャネル層と電気的に接続した第２電極と、２つのキャリア供給層に挟まれた領域であって、障壁層上に位置する制御電極と、を備え、障壁層の少なくとも制御電極下部の領域はノンドープである、ことを特徴とする半導体装置である。
【０００８】
ここで本発明においてIII 族窒化物半導体とは、一般式Ａｌx Ｇａy Ｉｎz Ｎ（ｘ＋ｙ＋ｚ＝１、０≦ｘ、ｙ、ｚ≦１）で表される半導体であり、Ａｌ、Ｇａ、Ｉｎの一部を他の第１３族元素（第３Ｂ族元素）であるＢやＴｌで置換したもの、Ｎの一部を他の第１５族元素（第５Ｂ族元素）であるＰ、Ａｓ、Ｓｂ、Ｂｉで置換したものをも含むものとする。より一般的には、Ｇａを少なくとも含むＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮを示す。ｎ型不純物には、従来より用いられているＳｉの他、Ｏ（酸素）を用いることもできる。以下の理由によりｎ型不純物としてＯを用いる利点がある。ｃ面を主面とするIII 族窒化物半導体ではＯが取り込まれづらいが、ｃ面以外の面はｃ面よりもＯが取り込まれやすく、逆にＳｉはｃ面以外ではやや取り込まれづらい。また、Ｏは活性化率が非常に高い。
【０００９】
III 族窒化物半導体の主面は、ｃ面以外の面、すなわちｃ面に平行でない面であればどの面であってもよく、たとえば、ｍ面（（１−１００）面）、ａ面（（１１−２０）面）、（１−１０１）面、ｒ面（（１−１０２）面）、（１１−２２）面、（１１−２４）面などの面である。誤差などによりこれらの面から５°以内の角度を成す面であってもよい。特に、ｍ面、ａ面などの無極性面や、（１１−２２）面などのｃ面に対して約６０°を成す半極性面が望ましい。内部電界が０となり、ノーマリオフ化がより容易となるためである。
【００１０】
チャネル層、障壁層、キャリア供給層は、いずれも単層であってもよいし、複数の層であってもよい。また、チャネル層と障壁層との間には、スペーサ層を有していてもよい。また、チャネル層と障壁層とをさらに複数回交互に繰り返し積層した構造としてもよい。それぞれのヘテロ接合界面に２ＤＥＧが形成されるため、さらに低いオン抵抗での動作が可能となる。また、キャリア供給層上にノンドープのIII 族窒化物半導体からなる層をさらに設けてもよい。
【００１１】
障壁層は、少なくとも制御電極下部の領域についてｎ型不純物がドープされていなければよく、障壁層の他の領域についてはｎ型不純物がドープされていてもよい。しかし、部分的に不純物をドープするにはイオン注入などの方法を用いる必要があり、結晶性を悪化させてしまったり、製造工程を複雑にしてしまう。そのため、障壁層全体にｎ型不純物がドープされていないことが望ましい。
【００１２】
２つの領域に分離されたキャリア供給層は、選択的再成長によって形成された層であってもよいし、全面にキャリア供給層を形成した後、所定の領域をドライエッチングなどによって除去することで形成された層であってもよい。ただし、選択再成長によって形成する方が、障壁層の厚さを精度よく制御することができるため望ましい。また、ドライエッチングでは結晶にダメージを生じるという点でも選択再成長による形成が望ましい。
【００１３】
第１電極、第２電極は、直接キャリア供給層上に接して設けられていてもよいし、キャリア供給層上にキャップ層などのIII 族窒化物半導体層を介して設けられていてもよい。また、第１、２電極はチャネル層に対してオーミック接触することが望ましい。
【００１４】
リーク電流を抑制するために、障壁層と制御電極との間に絶縁膜を設けた絶縁ゲート型の構造であることが望ましいが、障壁層と制御電極とが直接接合するショットキーゲート型の構造であってもよい。
【００１５】
第２の発明は、第１の発明において、障壁層は、すべての領域がノンドープである、ことを特徴とする半導体装置である。
【００１６】
第３の発明は、第１の発明または第２の発明において、ｃ面以外の面は、（１−１００）面、（１１−２０）面、（１−１０１）面、（１−１０２）面、（１１−２２）面、（１１−２４）面のいずれかの面から５°以内の角度を成す面であることを特徴とする半導体装置である。
【００１７】
第４の発明は、第１の発明から第３の発明において、キャリア供給層にドープされたｎ型不純物は、酸素であることを特徴とする半導体装置である。
【００１８】
第５の発明は、第１の発明から第４の発明において、キャリア供給層上に、ノンドープのIII 族窒化物半導体からなる層を有することを特徴とする半導体装置である。
【００１９】
第６の発明は、第１の発明から第５の発明において、第１電極と第２電極は、チャネル層にオーミック接触していることを特徴とする半導体装置である。
【００２０】
第７の発明は、第１の発明から第６の発明において、障壁層と、制御電極との間に、絶縁膜を有することを特徴とする半導体装置である。
【００２１】
第８の発明は、第７の発明において、絶縁膜は、その一部または全部が複数の層からなることを特徴とする半導体装置である。
【００２２】
第９の発明は、第７の発明または第８の発明において、絶縁膜は、２つのキャリア供給層が離間して向かい合う側のキャリア供給層の２つの側端面と、キャリア供給層上とに連続して延伸している、ことを特徴とする半導体装置である。
【００２３】
第１０の発明は、第９の発明において、障壁層上に位置する絶縁膜と、キャリア供給層上に位置する絶縁膜とは、膜質が異なることを特徴とする半導体装置である。
【００２４】
第１１の発明は、第１の発明から第１０の発明において、制御電極は、キャリア供給層上に延伸していることを特徴とする半導体装置である。
【００２５】
第１２の発明は、第１の発明から第１１の発明において、チャネル層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、キャリア走行抑止層上にチャネル層が位置する、ことを特徴とする半導体装置である。
【００２６】
第１３の発明は、第１２の発明において、キャリア走行抑止層は、チャネル層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする半導体装置である。
【００２７】
第１４の発明は、第１２の発明または第１３の発明において、キャリア走行抑止層は、チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする半導体装置である。
【００２８】
第１５の発明は、第１２の発明または第１３の発明において、キャリア走行抑止層は、キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする半導体装置である。
【００２９】
第１６の発明は、第１の発明から第１５の発明において、２つのキャリア供給層が離間して向かい合う側のキャリア供給層の２つの側端面は、障壁層から離れるにしたがってキャリア供給層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする半導体装置である。
【００３０】
第１７の発明は、第１の発明から第１６の発明において、第１電極と第２電極のどちらか一方と、制御電極とが電気的に接続されていることを特徴とする半導体装置である。
【００３１】
第１８の発明は、第１の発明から第１７の発明の半導体装置を少なくとも１つ以上用いて構成された電力変換装置である。
【００３２】
第１９の発明は、ｃ面以外の面を主面とするIII 族窒化物半導体によって構成された半導体装置の製造方法において、ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層を形成する工程と、チャネル層上に、チャネル層よりもバンドギャップの大きなIII 族窒化物半導体からなる障壁層を形成する工程と、障壁層上の一部領域にマスクを形成する工程と、マスクを形成していない障壁層上の領域に、III 族窒化物半導体を選択的に再成長させて、２つの領域に分離されたキャリア供給層を形成する工程と、を備えることを特徴とする半導体装置の製造方法である。
【発明の効果】
【００３３】
第１の発明によると、制御電圧にバイアスを印加しない状態で、制御電極下のチャネル領域（障壁層とチャネル層との接合界面であってチャネル層側の領域）に２ＤＥＧが形成されないようにすることができ、正のしきい値電圧を高めることができる。そのため、第１電極あるいは第２電極に高電圧を印加した際に、第１電極と第２電極間に流れるリーク電流を抑制することができる。また、制御電圧下以外のチャネル領域にはキャリア供給層によって２ＤＥＧが形成されるため、直列抵抗を低減することができる。また、キャリア供給層は選択再成長によって形成された層であるため、厚さが精度よく制御されており、エッチングダメージが残存することもない。
【００３４】
また、第２の発明のように、障壁層のすべての領域をノンドープとする簡易な構造とすることができ、半導体装置の製造を容易とすることができる。
【００３５】
また、第３の発明によると、内部電界の影響をより低減することができるため、より容易にノーマリオフ化が可能となり、正のしきい値電圧をより高めることができる。
【００３６】
また、第４の発明のようにｎ型不純物として酸素を用いると、製造工程の安全性が高まり、製造コストの低減を図ることができる。
【００３７】
また、第５の発明によると、制御電極近傍のIII 族窒化物半導体層内部に発生する電界強度を低減することができ、リーク電流を低減することができる。
【００３８】
また、第６の発明によると、半導体装置のオン抵抗をさらに低減することができる。
【００３９】
また、第７の発明のように、絶縁ゲート型の構造とすることで、リーク電流を抑制することができる。
【００４０】
また、第８の発明のように、絶縁膜の一部または全部を複数の層で構成してもよく、また、第９の発明のように、キャリア供給層上にまで絶縁膜を延伸させてもよく、また、第１０の発明のように、障壁層上に位置する絶縁膜とキャリア供給層上に位置する絶縁膜とで膜質が異なるようにしてもよい。
【００４１】
また、第１１の発明のように、制御電極をキャリア供給層上にまで延伸させてもよく、特に絶縁膜を介してキャリア供給層上に制御電極を形成すれば、第２キャリア走行層およびキャリア供給層の側端面と絶縁膜との界面に、より多くの電子を蓄積することができ、制御電極の下方に位置する２ＤＥＧの濃度をより高くすることができる。その結果、オン抵抗をさらに低減することができる。
【００４２】
また、第１２〜１５の発明のように、キャリア走行抑止層を設けることで、第２キャリア走行層とキャリア供給層とのヘテロ接合界面から離れた領域を電流が流れることを抑制することができ、オフ動作時のリーク電流を低減することができる。
【００４３】
また、第１６の発明によれば、電界の集中が緩和されるため、耐圧の向上を図ることができる。
【００４４】
また、第１７の発明によると、オン電圧が低く、耐圧の高いダイオードを実現することができる。
【００４５】
また、第１８の発明のように、本発明の半導体装置を用いて電力変換装置を構成することで、低損失で高効率な電力変換装置を実現することができる。
【００４６】
また、第１９の発明によると、正のしきい値が高い半導体装置を製造することができる。
【図面の簡単な説明】
【００４７】
【図１】実施例１のＨＦＥＴ１００の構成を示した図。
【図２】実施例１のＨＦＥＴ１００の製造工程を示した図。
【図３】実施例２のＨＦＥＴ２００の構成を示した図。
【図４】実施例３のＨＦＥＴ３００の構成を示した図。
【図５】実施例４のＨＦＥＴ４００の構成を示した図。
【図６】実施例５のＨＦＥＴ５００の構成を示した図。
【図７】実施例６のＨＦＥＴ６００の構成を示した図。
【図８】実施例７のＨＦＥＴ７００の構成を示した図。
【図９】実施例８のダイオード８００の構成を示した図。
【図１０】実施例９の力率改善回路９００の構成を示した図。
【図１１】他の変形例のＨＦＥＴの構成を示した図。
【発明を実施するための形態】
【００４８】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００４９】
図１は、実施例１のＨＦＥＴ１００の構成を示した図である。
【００５０】
ＨＦＥＴ１００は、主面をａ面（（１１−２０）面）とするサファイア基板１０１と、サファイア基板１０１上に形成され、主面をｍ面とするIII 族窒化物半導体層（バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５）と、ソース電極１０６、ドレイン電極１０７、ゲート電極１０９と、絶縁膜１０８と、によって構成されている。
【００５１】
サファイア基板１０１のIII 族窒化物半導体層形成側表面には、ストライプ方向をｍ軸方向とするストライプ状の凹凸加工が施されており（図示しない）、その凹凸側面はｃ面である。このような凹凸加工を施すことにより、ａ面サファイア基板１０１の凹凸加工側表面上に、ｍ面を主面とするIII 族窒化物半導体を形成することができる。ストライプ状以外にも複数のドット状の凹部ないし凸部が配列された凹凸加工であってもよく、その場合も凹部ないし凸部の側面がｃ面であれば、同様にｍ面を主面とするIII 族窒化物半導体を形成することができる。また、凹凸加工されたＳｉ基板などを用いても、ｍ面を主面とするIII 族窒化物半導体を形成することができる。また、ｍ面を主面とするＧａＮ基板を用いてもよく、凹凸加工なしにｍ面を主面とするIII 族窒化物半導体を形成することができる。
【００５２】
チャネル層１０３は、サファイア基板１０１の凹凸加工側表面上にバッファ層１０２を介して形成されている。バッファ層１０２は、ｍ面を主面とするノンドープのＧａＮ、チャネル層１０３は厚さ２μｍのノンドープのＧａＮである。
【００５３】
障壁層１０４は、チャネル層１０３上に接して位置し、ヘテロ接合している。障壁層１０４は厚さ５ｎｍのノンドープのＡｌＧａＮであり、そのＡｌ組成比は２５％である。
【００５４】
障壁層１０４上には、キャリア供給層１０５が選択再成長によって２つの領域に分離して形成されている。キャリア供給層１０５は厚さ２０ｎｍの酸素ドープのｎ−ＡｌＧａＮであり、Ａｌ組成比は２５％である。また、酸素濃度は１×１０18ｃｍ-3である。
【００５５】
２つに分離したキャリア供給層１０５のうち、一方の領域上にはソース電極１０６、他方の領域上にはドレイン電極１０７が形成されている。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層１０５側からＴｉ、Ａｌの順）からなる。
【００５６】
２つのキャリア供給層１０５の領域に挟まれ、上方にキャリア供給層１０５が形成されていない障壁層１０４上、２つのキャリア供給層１０５の領域が離間して向かい合う側のキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上、に連続して絶縁膜１０８が形成されている。絶縁膜１０８はＳｉＯ2 であり、厚さは４０ｎｍである。
【００５７】
また、この絶縁膜１０８を介して、キャリア供給層１０５の形成されていない障壁層１０４上、および２つの側端面１１１に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９へのバイアス電圧の印加によって、絶縁膜１０８と半導体層との界面における電子濃度を制御する。また、このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、ＨＦＥＴ１００のオン動作時にオン抵抗をより低減することができる。
【００５８】
また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍであり、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。
【００５９】
ゲート部の溝の幅（向かい合う２つの側端面１１１間の距離）は、１〜２μｍとするのがよい。ゲート部の溝の幅を広く取るとノーマリオフ特性を得られやすくなり、正のしきい値を高めることができるが、逆にオン抵抗を高めることにもなるため、このゲート部の溝の幅はこの範囲が望ましい。
【００６０】
バッファ層１０２には、ＧａＮのほか、ＡｌＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、バッファ層１０２を形成せず、直接サファイア基板１０１上にチャネル層１０３が形成されていてもよい。
【００６１】
チャネル層１０３はＧａＮ、障壁層１０４はＡｌＧａＮであるが、障壁層１０４のバンドギャップがチャネル層１０３よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、チャネル層１０３および障壁層１０４は任意のIII 族窒化物半導体でよい。たとえば、チャネル層１０３としてＩｎＧａＮを用い、障壁層１０４としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は任意のIII 族窒化物半導体でよいが、結晶性を良好とするため障壁層１０４と同一組成のIII 族窒化物半導体であることが望ましい。また、キャリア供給層１０５のｎ型不純物はＯ（酸素）としているが、Ｓｉなどを用いてもよい。また、２つの領域に分離されたキャリア供給層１０５は、選択再成長によって形成された層としているが、全面に形成後、ドライエッチングによって２つの領域に分離されて形成された層であってもよい。ただし、選択再成長によって形成する方が、障壁層１０４の厚さを精度よく制御することができるため望ましい。
【００６２】
チャネル層１０３と障壁層１０４とのヘテロ接合と、キャリア供給層１０５による電子の供給により、チャネル層１０３と障壁層１０４とのヘテロ接合界面１１０近傍であってチャネル層１０３側には、２ＤＥＧが形成される（図１の点線で示した部分）。ただし、キャリア供給層１０５は２つの領域に分離して形成されており、障壁層１０４がノンドープであるために障壁層１０４自身からの電子の供給はないこと、および、面方位がｍ面であるため内部電界が０であり、内部電界に起因して生じる電荷の発生がないことから、ヘテロ接合界面１１０であって上方にキャリア供給層１０５が形成されていない領域には、２ＤＥＧが形成されない。したがって、２ＤＥＧは、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。
【００６３】
ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５、障壁層１０４を介してチャネル層１０３にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の領域に、高濃度にｎ型不純物をドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。
【００６４】
ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。
【００６５】
絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。また、絶縁膜１０８は、ＳｉＯ2 以外にＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮなどを用いることができる。なお、実施例１のＨＦＥＴ１００では絶縁膜１０９は単層であるが、絶縁膜１０８の全部または一部を複数の層で構成してもよい。たとえば、２層とする場合は、ＳｉＯ2 ／ＺｒＯ2 （障壁層１０４側からＳｉＯ2 、ＺｒＯ2 の順に積層されていることを意味する。この段落において以下同じ）、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＨｆＯ2 、ＳｉＮ／ＳｉＯ2 、Ａｌ2 Ｏ3 ／ＺｒＯ2 、などを用いることができ、３層とする場合は、ＳｉＮ／ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＨｆＯ2 、などを用いることができる。
【００６６】
このＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＨＦＥＴ１００はノーマリオフ特性を有している。ここで、ゲート電極１０９直下の領域には２ＤＥＧが形成されないため、正のしきい値電圧が高い構造となっており、ドレイン電極１０７に高電圧を印加した際にソース−ドレイン間に流れるリーク電流を抑制することができる。また、ヘテロ接合界面１１０であってゲート電極１０９直下以外の領域には、２ＤＥＧが形成されるため、直列抵抗を低減することができる。一方、ゲート電極１０９にしきい値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、キャリア供給層１０５の形成されていない障壁層１０４表面近傍、キャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、ヘテロ接合界面１１０のゲート電極１０９直下の領域にも２ＤＥＧが形成される。そのため、ソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に２ＤＥＧをチャネルとして電流が流れ、オン状態となる。このように、オン動作時には、ヘテロ接合界面１１０に形成される２ＤＥＧを介して電流が流れるため、オン抵抗を低減することができる。
【００６７】
次に、実施例１のＨＦＥＴ１００の製造工程について図２を参照に説明する。
【００６８】
まず、一方の表面にストライプ状の凹凸加工を施したａ面サファイア基板１０１を用意する。ストライプ方向はｍ軸方向とし、凹凸の側面にはサファイアのｃ面が露出するようにした。このサファイア基板１０１の凹凸加工側表面に、ＧａＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープのＧａＮからなるチャネル層１０３、ノンドープのＡｌＧａＮからなる障壁層１０４をＭＯＣＶＤ法によって順に形成する（図２（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）を用いる。
【００６９】
次に、障壁層１０４上の所定の領域に、ＣＶＤ法によってＳｉＯ2 からなるマスク１１３を形成し、マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず障壁層１０４表面を露出させる（図２（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ2 のほか、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 などの絶縁膜などを用いることができる。
【００７０】
次に、障壁層１０４上に、ＭＯＣＶＤ法によって酸素ドープのｎ−ＡｌＧａＮからなるキャリア供給層１０５を再成長させる。ここで、マスク１１３上は成長が阻害されて結晶成長しないため、マスク１１３の形成されていない２つの離間した領域上にのみ、キャリア供給層１０５が選択的に再成長する（図２（ｃ））。ドーパントガスには酸素プラズマを用い、キャリアガスや原料ガスは障壁層１０４形成時と同様である。キャリア供給層１０５の形成後、マスク１１３は除去する。
【００７１】
次に、キャリア供給層１０５が形成されていない障壁層１０４上、２つの領域のキャリア供給層１０５が離間して向かい合う側のキャリア供給層１０５の２つの側端面１１１、およびキャリア供給層１０５上に、ＳｉＯ2 からなる絶縁膜１０８を連続して形成する。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。また絶縁膜１０８は、ＣＶＤ法、スパッタ、ＡＬＤ法などによって形成する。次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。その後、熱処理を行い、ソース電極１０６、ドレイン電極１０７がチャネル層１０３に対してオーミックコンタクトをとれるようにする。また、キャリア供給層１０５が形成されていない障壁層１０４上、２つの側端面１１１、およびその側端面１１１近傍のキャリア供給層１０５上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１に示すＨＦＥＴ１００が製造される。
【００７２】
このＨＦＥＴ１００の製造方法では、キャリア供給層１０５を選択再成長によって形成するため、障壁層１０４の厚さを精度よく制御することができる。
【００７３】
なお、上記ＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、除去せずにゲート絶縁膜として利用してもよい。
【実施例２】
【００７４】
図３は、実施例２のＨＦＥＴ２００の構成を示した図である。ＨＦＥＴ２００は、実施例１のＨＦＥＴ１００におけるキャリア供給層１０５、絶縁膜１０８、ゲート電極１０９を、それぞれ、キャリア供給層２０５、絶縁膜２０８、ゲート電極２０９に替えたものであり、他の構成はＨＦＥＴ１００と同様である。キャリア供給層２０５は、２つのキャリア供給層２０５の領域が離間して向かい合う側の２つの側端面２２０が傾斜している点で、キャリア供給層１０５とは異なっている。それ以外の点は同様であり、キャリア供給層２０５は、キャリア供給層１０５と同様に選択的に再成長させて形成したものである。側端面２２０は、障壁層１０４から離れるにしたがって、キャリア供給層２０５の素子面に平行（サファイア基板１０１の主面に平行）な断面積が減少するような傾斜を有している。絶縁膜２０８、ゲート電極２０９は、この傾斜した側端面２２０に沿って形成されている点以外は絶縁膜１０８、ゲート電極１０９と同様である。
【００７５】
このような傾斜した側端面２２０は、キャリア供給層２０５を再成長させる際に、特定の成長条件とすることで可能である。そのような特定の成長条件では、素子面であるIII 族窒化物半導体のｃ面に対して傾斜したファセット面（たとえば、（１０−１１）面など）を保持した状態で、キャリア供給層２０５をｃ面に垂直な方向へ結晶成長させることができ、この時傾斜したファセット面が側端面２２０となる。
【００７６】
このように、キャリア供給層２０５の側端面２２０を傾斜させることで、ゲート電極２０９と絶縁膜２０８を介して接する障壁層１０４表面近傍、および側端面２２０近傍における電界の集中が緩和される。そのため、ＨＦＥＴ２００は、ＨＦＥＴ１００に比べて耐圧性がより向上した構造となっている。
【実施例３】
【００７７】
図４は、実施例３のＨＦＥＴ３００の構成を示した図である。ＨＦＥＴ３００は、実施例１のＨＦＥＴ１００におけるキャリア供給層１０５上に、さらにノンドープのＧａＮ層３０１を設けた構成であり、他の構成はＨＦＥＴ１００と同様である。
【００７８】
このようにＧａＮ層３０１を設けることにより、ゲート端近傍の半導体層（障壁層１０４、キャリア供給層１０５、ＧａＮ層３０１のゲート電極１０９近傍）内部に発生する電界強度を低くすることができ、ゲート近傍での電流リークを低減することができる。
【実施例４】
【００７９】
図５は、実施例４のＨＦＥＴ４００の構成を示した図である。ＨＦＥＴ４００は、実施例１のＨＦＥＴ１００における障壁層１０４とキャリア供給層１０５との間に、チャネル層４０３と障壁層４０４の対を２対形成したものであり、障壁層１０４側から順に、チャネル層４０３ａ、障壁層４０４ａ、チャネル層４０３ｂ、障壁層４０４ｂ、の順に積層された構造である。このチャネル層４０３ａ、ｂおよび障壁層４０４ａ、ｂは、障壁層１０４上に選択再成長によってチャネル層４０３ａ、障壁層４０４ａ、チャネル層４０３ｂ、障壁層４０４ｂの順に形成されたものであり、障壁層４０４ｂ上に同じく選択再成長によってキャリア供給層１０５が形成されている。よって、チャネル層４０３ａ、ｂおよび障壁層４０４ａ、ｂもまた、キャリア供給層１０５と同様に２つの領域に分離して形成されている。また、チャネル層４０３ａ、ｂはｎ−ＧａＮ、障壁層４０４ａ、ｂはｎ−ＡｌＧａＮからなる。他の構成についてはＨＦＥＴ１００と同様である。
【００８０】
チャネル層４０３ａと障壁層４０４ａとのヘテロ接合界面４４０ａであってチャネル層４０３ａ側、および、チャネル層４０３ｂと障壁層４０４ｂとのヘテロ接合界面４４０ｂであってチャネル層４０３ｂ側には、それぞれ２ＤＥＧが形成される。
【００８１】
このように、実施例４のＨＦＥＴ４００では、２ＤＥＧの層が３つ形成されているため、さらにオン抵抗が低減された構造となっている。また、ゲート電極１０９直下には、ｎ型層であるチャネル層４０３ａ、ｂおよび障壁層４０４ａ、ｂが位置せず、ノンドープである障壁層１０４が位置している。そのため、実施例１と同様に、ゲート電極１０９直下には２ＤＥＧが形成されず、正のしきい値電圧が高い構造となっている。
【００８２】
なお、上記実施例４では、チャネル層１０３、４０３ａ、ｂはいずれも同一組成とし、障壁層１０４、４０４ａ、ｂのいずれも同一組成としたが、チャネル層４０３ａと障壁層４０４ａ、チャネル層４０３ｂと障壁層４０４ｂ、がそれぞれヘテロ接合となり、その界面近傍に２ＤＥＧが形成されるのであれば、チャネル層１０３、４０３ａ、ｂをそれぞれ異なる組成としてもよく、障壁層１０４、４０４ａ、ｂをそれぞれ異なる組成としてもよい。
【実施例５】
【００８３】
図６は、実施例５のＨＦＥＴ５００の構成を示した図である。ＨＦＥＴ５００は、実施例１のＨＦＥＴ１００において以下のように変更したものであり、他の構成についてはＨＦＥＴ１００と同様である。ＨＦＥＴ５００は、絶縁膜１０８上であって、ソース電極１０６およびドレイン電極１０７の形成領域以外のキャリア供給層１０５の上部にあたる領域に、ＳｉＯ2 からなる絶縁膜１０８よりも比誘電率の高いＺｒＯ2 からなる絶縁膜５５０が形成されている。ゲート電極５０９は、絶縁膜１０８を介して、キャリア供給層１０５の形成されていない障壁層１０４上、および２つの側端面１１１に形成されており、さらにソース電極１０６側の側端面１１１からソース電極１０６側に向かって０．５μｍ延伸して絶縁膜５５０上に形成されており、ドレイン電極１０７側の側端面１１１からドレイン電極１０７側に向かって１．５μｍ延伸して絶縁膜５５０上に形成されている。
【００８４】
このＨＦＥＴ５００の構造によると、ドレイン電極１０７側のキャリア供給層１０５の側端面１１１からドレイン電極１０７側へ延伸したゲート電極５０９と、絶縁膜１０８との間に、絶縁膜１０８よりも比誘電率の高い絶縁膜５５０が設けられているため、オフ動作時において、ドレイン電極１０７側の側端面１１１近傍でキャリア供給層１０５上の絶縁膜１０８内部の電界強度が緩和される。したがって、ＨＦＥＴ５００は耐圧性がさらに向上した構造となっている。
【実施例６】
【００８５】
図７は、実施例６のＨＦＥＴ６００の構成を示した図である。ＨＦＥＴ６００は、実施例１のＨＦＥＴ１００において以下のように変更したものであり、他の構成についてはＨＦＥＴ１００と同様である。ＨＦＥＴ６００は、ソース電極１０６およびドレイン電極１０７の形成領域以外のキャリア供給層１０５上に、ＳｉＮからなる絶縁膜６５０が形成されている。ＳｉＯ2 からなる絶縁膜６０８は、キャリア供給層１０５の形成されていない障壁層１０４上、２つの側端面１１１、絶縁膜６５０上に連続して膜状に形成されている。ゲート電極６０９は、絶縁膜６０８を介して、キャリア供給層１０５の形成されていない障壁層１０４上、および側端面１１１に形成されており、さらにソース電極１０６側の側端面１１１からソース電極１０６側に向かって０．５μｍ延伸して絶縁膜６０８上に形成されており、ドレイン電極１０７側の側端面１１１からドレイン電極１０７側に向かって１．５μｍ延伸して絶縁膜６０８上に形成されている。
【００８６】
このＨＦＥＴ６００では、オン動作時において電界強度が高くなる側端面１１１、およびキャリア供給層１０５が形成されていない障壁層１０４上には、耐圧性の高いＳｉＯ2 からなる絶縁膜６０８が設けられている。また、オフ動作時において電界強度が高くなるゲート電極６０９のドレイン側端部の直下にも、耐圧性の高いＳｉＯ2 からなる絶縁膜６０８が設けられている。また、オフ動作時において電界強度が高くなるゲート電極６０９のドレイン側端部の直下であってキャリア供給層１０５上には、絶縁膜６５０が設けられている。絶縁膜６５０はＳｉＮからなるため、絶縁膜６５０としてＳｉＯ2 を用いた場合よりも、キャリア供給層１０５と絶縁膜６５０との界面に発生する界面準位密度を低減することができ、電流コラプス（高電圧動作時にドレイン電流が大きく減少する現象）などの特性劣化を抑制することができる。
【００８７】
このように、ＨＦＥＴ６００では、耐圧性が要求される領域と界面準位密度の低減が要求される領域とで異なる材料の絶縁膜を用いる構造としたので、耐圧性の向上と、界面準位の高さに起因した特性劣化の防止の両立が可能な構造となっている。
【実施例７】
【００８８】
図８は、実施例７のＨＦＥＴ７００の構成を示した図である。ＨＦＥＴ７００は、実施例１のＨＦＥＴ１００において、バッファ層１０２とチャネル層１０３との間にキャリア走行抑止層７５０を設けたものである。キャリア走行抑止層７５０は、Ｍｇを１×１０19ｃｍ-3ドープした、厚さ１００ｎｍのｐ−ＧａＮからなり、正孔濃度は１×１０17ｃｍ-3である。
【００８９】
このキャリア走行抑止層７５０は、電子の流れに対して高抵抗となることから、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層１０３と障壁層１０４とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができる。そのため、ＨＦＥＴ７００は、オフ動作時のソース−ドレイン間のリーク電流が低減されていて、さらにＨＦＥＴ１００と同様に正のしきい値電圧の高いノーマリオフ特性が実現されている。
【００９０】
ここで、キャリア走行抑止層７５０を設ける場合、キャリア走行抑止層７５０とキャリア供給層１０５との距離をある程度以上に大きくする必要があり、具体的にはチャネル層１０３の厚さを１００ｎｍ以上とすることが望ましい。これは、キャリア走行抑止層７５０とキャリア供給層１０５との距離が近いと、チャネル層１０３、障壁層１０４、およびキャリア供給層１０５を形成する際に、キャリア走行抑止層７５０にドープされたＭｇがキャリア供給層１０５にまで拡散してしまい、２ＤＥＧの濃度や移動度を低下させてしまうことがあるからである。また、キャリア走行抑止層７５０がｐ型である影響で２ＤＥＧの濃度を低下させてしまうからである。
【００９１】
なお、実施例７ではキャリア走行抑止層７５０としてｐ−ＧａＮを用いたが、電子がチャネル層１０３から離れた領域を走行することを抑止することができる材料であればよい。たとえば、キャリア走行抑止層７５０はチャネル層１０３の伝導型とは異なる伝導型であればよい。第１キャリア走行層１０３はノンドープＧａＮであり、低濃度のｎ型であるから、キャリア走行抑止層７５０としてｐ−ＧａＮだけでなくｉ−ＧａＮを用いることもできる。ドーパントには、Ｍｇ以外にＺｎ、Ｃ、Ｆｅなどを用いてもよい。
【００９２】
また、ノンドープＧａＮである第１キャリア走行層１０３よりもバンドギャップが広いＡｌＧａＮをキャリア走行抑止層７５０に用いることができる。キャリア走行抑止層７５０としてＡｌＧａＮを用いると、チャネル層１０３とキャリア走行抑止層７５０とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層１０３と障壁層１０４とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。このとき、キャリア走行抑止層７５０が薄すぎると、電子はトンネル効果によりキャリア走行抑止層７５０を透過し、バッファ層１０２を介して電流がリークしてしまう。そのため、キャリア走行抑止層７５０は１００ｎｍ以上とすることが望ましい。
【００９３】
また、バッファ層１０２よりもバンドギャップが狭いＩｎＧａＮをキャリア走行抑止層７５０に用いることができる。キャリア走行抑止層７５０としてＩｎＧａＮを用いると、バッファ層１０２とキャリア走行抑止層７５０とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層１０３と障壁層１０４との界面から離れたバッファ層１０２の領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。ここで、キャリア走行抑止層７５０はノンドープＧａＮである第１キャリア走行層１０３よりもバンドギャップが狭いため、キャリア走行抑止層７５０を介してリーク電流が流れる場合がある。そのため、キャリア走行抑止層７５０の厚さを２００ｎｍ以下とすることでキャリア走行抑止層７５０を介したリーク電流を減少させることが望ましい。また、キャリア走行抑止層７５０をｐ−ＩｎＧａＮまたはｉ−ＩｎＧａＮとすることがさらに望ましい。
【実施例８】
【００９４】
図９は、実施例８のダイオード８００の構成を示した図である。ダイオード８００は、実施例１のＨＦＥＴ１００におけるソース電極１０６およびドレイン電極１０７を、それぞれアノード電極８０６、カソード電極８０７に替え、ゲート電極１０９をゲート電極８０９に替えたものであり、ゲート電極８０９は、ＨＦＥＴ１００におけるゲート電極１０９をアノード電極８０６の方向へさらに延伸させてアノード電極８０６を覆うようにして接合させたものである。また、アノード電極８０６、カソード電極８０７は、実施例１のＨＦＥＴ１００におけるソース電極１０６およびドレイン電極１０７と同一の構成であり、Ｔｉ／Ａｌからなる。また、ゲート電極８０９はＮｉ／Ａｕからなる。
【００９５】
アノード電極８０６とカソード電極８０７は、トンネル効果によってキャリア供給層１０５、障壁層１０４を介してチャネル層１０３にオーミック接触している。また、ゲート電極８０９は、印加するバイアス電圧によって、ゲート電極８０９と絶縁膜１０８を介して接する障壁層１０４表面近傍、および、２つのキャリア供給層１０５の領域が離間して向かい合う側のキャリア供給層１０５の側端面１１１近傍の電子濃度を制御する制御電極として作用する。
【００９６】
また、このダイオード８００では、実施例１のＨＦＥＴ１００と同様にキャリア層１０３と障壁層１０４とのヘテロ接合界面１１０近傍であってチャネル層１０３側に２ＤＥＧが形成される。キャリア供給層１０５は、ゲート電極８０９を挟んで２つの領域に離間しているため、２ＤＥＧも、アノード−ゲート間の２ＤＥＧと、ゲート−カソード間の２ＤＥＧに分離して形成されている。
【００９７】
次に、ダイオード８００の動作について説明する。ダイオード８００のアノード電極８０６とカソード電極８０７の間に電圧を印加していない場合、ゲート電極８０９直下の領域には２ＤＥＧが形成されず、２ＤＥＧは、アノード−ゲート間と、ゲート−カソード間に分離して形成される。ダイオード８００のアノード電極８０６とカソード電極８０７の間に順方向バイアス電圧を印加した場合、アノード電極８０６と電気的に接続されているゲート電極８０９に、絶縁膜１０８を介して接する障壁層１０４表面近傍、および側端面１１１近傍に、電子が蓄積される。この電子によって、チャネル層１０３と障壁層１０４とのヘテロ接合界面１１０であってゲート電極８０９直下の領域にも、２ＤＥＧが形成され、アノード−ゲート間に形成されている２ＤＥＧとゲート−カソード間に形成されている２ＤＥＧとが接続され、アノード電極８０６とカソード電極８０７との間に２ＤＥＧを介して電流が流れる。一方、アノード電極８０６とカソード電極８０７の間に逆方向バイアス電圧を印加した場合、アノード電極８０６と電気的に接続されているゲート電極８０９近傍の電子、およびゲート−カソード間の２ＤＥＧは空乏化されるため、電流は遮断される。
【００９８】
このように、実施例８のダイオード８００では、ゲート電極８０９によって絶縁膜を介して電子濃度が制御されることにより、整流動作が得られている。
【００９９】
また、実施例８のダイオード８００では、アノード電極８０６は、チャネル層１０３とオーミック接触しているため、順方向バイアス電圧時の立ち上がり電圧が０に近い。したがって、ダイオード８００は、オン抵抗、オン電圧の低い構造となっている。
【０１００】
さらにダイオード８００では、ゲート電極８０９を設け、アノード電極８０６と電気的に接続した構成としていることから、逆方向バイアス電圧の印加時に最も電界強度が高くなるのはゲート電極８０９のカソード電極８０７側端部である。その端部には絶縁膜１０８が形成されており、その絶縁膜１０８を介して、ゲート電極８０９はキャリア供給層１０５に接している。そのため、電界強度の高いゲート電極８０９端部における逆方向リーク電流を、従来のショットキーダイオードと比較して大幅に低減することができる。したがって、ダイオード８００は、オフ動作時の耐圧が高い構造となっている。
【０１０１】
なお、実施例８のダイオード８００は、実施例１のＨＦＥＴ１００においてソース電極１０６をアノード電極８０６とし、ゲート電極１０９をアノード電極８０６側に延伸することでアノード電極８０６とゲート電極１０９とを接合した構造であるが、実施例１のソース電極１０６をアノード電極８０６とし、アノード電極８０６とゲート電極１０９とを電気的に接続する構造であれば他の構造であってよい。たとえば、アノード電極をゲート電極１０９側に延伸させてアノード電極とゲート電極１０９とを接合する構造であってもよい。また、配線電極などによってアノード電極とゲート電極１０９とを間接的に接続する構造であってもよい。また、アノード電極とゲート電極１０９とを同一材料として共通化し、複合アノード電極構造としてもよい。
【０１０２】
また、実施例８のダイオード８００は、実施例１のＨＦＥＴ１００においてソース電極１０６をアノード電極としてアノード電極とゲート電極を電気的に接続した構造であるが、実施例２〜７のＨＦＥＴ２００〜７００におけるソース電極をアノード電極として、そのアノード電極とゲート電極を電気的に接続した構造としても、ダイオード８００と同様の効果のダイオードを実現することができる。また、実施例１〜７のＨＦＥＴ１００〜７００におけるドレイン電極をカソード電極として、そのカソード電極とゲート電極とを電気的に接続する構成でもよい。
【実施例９】
【０１０３】
図１０は、実施例９の力率改善回路９００の構成を示した回路図である。力率改善回路９００は、交流電源Ｖと、交流電源Ｖの交流電圧を整流する４つのダイオードＤ１からなるダイオードブリッジ１０とを有している。また、ドレイン側をインダクタＬを介してダイオードブリッジ１０の直流側の正極出力端に、ソース側をダイオードブリッジ１０の直流側の負極出力端に接続するＨＦＥＴ２０と、ＨＦＥＴ２０のゲートに接続する制御回路３０と、をさらに有している。また、ＨＦＥＴ２０のソース−ドレイン間には、ダイオードＤ２とキャパシタＣとを直列に接続した回路が接続されていて、キャパシタＣと並列に負荷Ｒが接続されている。力率改善回路９００は、出力電圧やダイオードブリッジ１０に流れる電流などに基づいて制御回路３０がＨＦＥＴ２０のオンオフを制御することで、交流電源Ｖの力率を改善する回路である。
【０１０４】
上記構成の力率改善回路９００において、ダイオードＤ１、Ｄ２は、実施例８のダイオード８００を使用し、ＨＦＥＴ２０には、実施例１のＨＦＥＴ１００を使用している。そのため、実施例９の力率改善回路９００では、回路内部での損失が軽減されており、高効率で低損失な動作が可能となっている。
【０１０５】
なお、実施例１〜８では、ｍ面を主面とするIII 族窒化物半導体で構成されたＨＦＥＴ、あるいはダイオードの例を示したが、ｃ面以外の面を主面とするものであれば任意の面でよい。ただし、（１−１００）面、（１１−２０）面、（１−１０１）面、（１−１０２）面、（１１−２２）面、（１１−２４）面のいずれかの面から５°以内の角度を成す面であることが望ましい。ノーマリオフ化がより容易となる。さらに望ましいのは、内部電界０となる面、すなわち、ｍ面やａ面などの無極性面や、ｃ面に対して約６０°を成す半極性面である。
【０１０６】
また、実施例１〜７のＨＦＥＴはいずれも絶縁ゲート型であるが、絶縁膜を介さずに、直接障壁層上にゲート電極が形成されたショットキーゲート型であってもよい。たとえば、図１１のように、実施例１のＨＦＥＴ１００において、絶縁膜１０８を除去し、ゲート電極１０９を、キャリア供給層１０５が形成されていない障壁層１０４上、２つの側端面１１１、および側端面１１１近傍のキャリア供給層１０５上に、直接接合するように設けてもよい。
【０１０７】
また、実施例１〜７のＨＦＥＴにフィールドプレート構造を導入し、さらなる耐圧性の向上を図るようにしてもよい。
【産業上の利用可能性】
【０１０８】
本発明の半導体装置は、正のしきい値電圧が高くオン抵抗が低いので、電力変換装置に本発明の半導体装置を利用することで、高効率な電力変換装置を実現することができる。
【符号の説明】
【０１０９】
１０１：サファイア基板
１０２：バッファ層
１０３、４０３：チャネル層
１０４、２０４、４０４：障壁層
１０５、２０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８、２０８、５５０、６５０：絶縁膜
１０９、２０９、５０９、６０９：ゲート電極
３０１：ＧａＮ層
７５０：キャリア走行抑止層
８０６：アノード電極
８０７：カソード電極
【技術分野】
【０００１】
本発明は、III 族窒化物半導体からなる半導体装置およびその製造方法に関するものであり、特に、正のしきい値電圧が高いＨＦＥＴ（高電子移動度トランジスタ）や、ダイオードなどの半導体装置およびその製造方法に関する。また、それらのIII 族窒化物半導体からなる半導体装置を用いた電力変換装置に関する。
【背景技術】
【０００２】
III 族窒化物半導体は発光素子の材料として広く用いられているが、電子移動度が高くＳｉの約１０倍の破壊電界強度を有することからパワーデバイスの材料としても期待されている。そのようなパワーデバイスとして、ヘテロ接合界面に生じる２次元電子ガス（２ＤＥＧ）をチャネルとして動作するＨＦＥＴ（高電子移動度トランジスタ）が開発されているが、ＧａＡｓ系のＨＦＥＴなどの従来と同様な構造でＧａＮ系ＨＦＥＴを作製すると、ゲート電極に電圧を印加しない状態でオンになる特性（ノーマリオン特性）となる。しかし、ノーマリオン特性では安全性に問題があるため、ゲート電極に電圧を印加しない状態でソース−ドレイン間に電流が流れないノーマリオフを実現するためのさまざまな構造が提案されている。
【０００３】
ノーマリオフを実現可能なIII 族窒化物半導体からなるＨＥＭＴとして、特許文献１では、ａ面やｍ面などの無極性面や半極性面を主面とするIII 族窒化物半導体で構成された絶縁ゲート型のＨＦＥＴが記載されている。ａ面やｍ面はピエゾ分極による内部電界が０となる面であり、ｃ面の場合のように内部電界によって高いシートキャリア密度が生じてしまうことがないため、ノーマリオフを実現することができる。また、特許文献１のＨＦＥＴでは、リセス構造を採用することで正のしきい値電圧を高めている。また、特許文献１のＨＦＥＴでは、障壁層にｎ型不純物をドープすることで、チャネル層に電子を供給し、直列抵抗を低減している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７０５２１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のＨＦＥＴでは、障壁層にｎ型不純物がドープされており、ゲート電極下部もｎ型となっているため、正のしきい値電圧を十分に高めることができず、ドレイン電極に高電圧を印加した場合にソース−ドレイン間にリーク電流が生じてしまい、トランジスタをオフさせることができなくなるという問題がある。
【０００６】
そこで本発明の目的は、III 族窒化物半導体からなるＨＦＥＴの正のしきい値電圧を高め、ドレイン電圧に高電圧を印加した際のソース−ドレイン間のリーク電流を抑制することである。
【課題を解決するための手段】
【０００７】
第１の発明は、ｃ面以外の面を主面とするIII 族窒化物半導体で構成された半導体装置において、ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層と、チャネル層上に位置し、チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなる障壁層と、障壁層上であって、ｎ型不純物がドープされたIII 族窒化物半導体からなり、互いに離間する２つの領域上に選択的に再成長されて位置するキャリア供給層と、２つの領域の一方の領域のキャリア供給層上に設けられ、チャネル層と電気的に接続した第１電極と、２つの領域の他方の領域のキャリア供給層上に設けられ、チャネル層と電気的に接続した第２電極と、２つのキャリア供給層に挟まれた領域であって、障壁層上に位置する制御電極と、を備え、障壁層の少なくとも制御電極下部の領域はノンドープである、ことを特徴とする半導体装置である。
【０００８】
ここで本発明においてIII 族窒化物半導体とは、一般式Ａｌx Ｇａy Ｉｎz Ｎ（ｘ＋ｙ＋ｚ＝１、０≦ｘ、ｙ、ｚ≦１）で表される半導体であり、Ａｌ、Ｇａ、Ｉｎの一部を他の第１３族元素（第３Ｂ族元素）であるＢやＴｌで置換したもの、Ｎの一部を他の第１５族元素（第５Ｂ族元素）であるＰ、Ａｓ、Ｓｂ、Ｂｉで置換したものをも含むものとする。より一般的には、Ｇａを少なくとも含むＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮを示す。ｎ型不純物には、従来より用いられているＳｉの他、Ｏ（酸素）を用いることもできる。以下の理由によりｎ型不純物としてＯを用いる利点がある。ｃ面を主面とするIII 族窒化物半導体ではＯが取り込まれづらいが、ｃ面以外の面はｃ面よりもＯが取り込まれやすく、逆にＳｉはｃ面以外ではやや取り込まれづらい。また、Ｏは活性化率が非常に高い。
【０００９】
III 族窒化物半導体の主面は、ｃ面以外の面、すなわちｃ面に平行でない面であればどの面であってもよく、たとえば、ｍ面（（１−１００）面）、ａ面（（１１−２０）面）、（１−１０１）面、ｒ面（（１−１０２）面）、（１１−２２）面、（１１−２４）面などの面である。誤差などによりこれらの面から５°以内の角度を成す面であってもよい。特に、ｍ面、ａ面などの無極性面や、（１１−２２）面などのｃ面に対して約６０°を成す半極性面が望ましい。内部電界が０となり、ノーマリオフ化がより容易となるためである。
【００１０】
チャネル層、障壁層、キャリア供給層は、いずれも単層であってもよいし、複数の層であってもよい。また、チャネル層と障壁層との間には、スペーサ層を有していてもよい。また、チャネル層と障壁層とをさらに複数回交互に繰り返し積層した構造としてもよい。それぞれのヘテロ接合界面に２ＤＥＧが形成されるため、さらに低いオン抵抗での動作が可能となる。また、キャリア供給層上にノンドープのIII 族窒化物半導体からなる層をさらに設けてもよい。
【００１１】
障壁層は、少なくとも制御電極下部の領域についてｎ型不純物がドープされていなければよく、障壁層の他の領域についてはｎ型不純物がドープされていてもよい。しかし、部分的に不純物をドープするにはイオン注入などの方法を用いる必要があり、結晶性を悪化させてしまったり、製造工程を複雑にしてしまう。そのため、障壁層全体にｎ型不純物がドープされていないことが望ましい。
【００１２】
２つの領域に分離されたキャリア供給層は、選択的再成長によって形成された層であってもよいし、全面にキャリア供給層を形成した後、所定の領域をドライエッチングなどによって除去することで形成された層であってもよい。ただし、選択再成長によって形成する方が、障壁層の厚さを精度よく制御することができるため望ましい。また、ドライエッチングでは結晶にダメージを生じるという点でも選択再成長による形成が望ましい。
【００１３】
第１電極、第２電極は、直接キャリア供給層上に接して設けられていてもよいし、キャリア供給層上にキャップ層などのIII 族窒化物半導体層を介して設けられていてもよい。また、第１、２電極はチャネル層に対してオーミック接触することが望ましい。
【００１４】
リーク電流を抑制するために、障壁層と制御電極との間に絶縁膜を設けた絶縁ゲート型の構造であることが望ましいが、障壁層と制御電極とが直接接合するショットキーゲート型の構造であってもよい。
【００１５】
第２の発明は、第１の発明において、障壁層は、すべての領域がノンドープである、ことを特徴とする半導体装置である。
【００１６】
第３の発明は、第１の発明または第２の発明において、ｃ面以外の面は、（１−１００）面、（１１−２０）面、（１−１０１）面、（１−１０２）面、（１１−２２）面、（１１−２４）面のいずれかの面から５°以内の角度を成す面であることを特徴とする半導体装置である。
【００１７】
第４の発明は、第１の発明から第３の発明において、キャリア供給層にドープされたｎ型不純物は、酸素であることを特徴とする半導体装置である。
【００１８】
第５の発明は、第１の発明から第４の発明において、キャリア供給層上に、ノンドープのIII 族窒化物半導体からなる層を有することを特徴とする半導体装置である。
【００１９】
第６の発明は、第１の発明から第５の発明において、第１電極と第２電極は、チャネル層にオーミック接触していることを特徴とする半導体装置である。
【００２０】
第７の発明は、第１の発明から第６の発明において、障壁層と、制御電極との間に、絶縁膜を有することを特徴とする半導体装置である。
【００２１】
第８の発明は、第７の発明において、絶縁膜は、その一部または全部が複数の層からなることを特徴とする半導体装置である。
【００２２】
第９の発明は、第７の発明または第８の発明において、絶縁膜は、２つのキャリア供給層が離間して向かい合う側のキャリア供給層の２つの側端面と、キャリア供給層上とに連続して延伸している、ことを特徴とする半導体装置である。
【００２３】
第１０の発明は、第９の発明において、障壁層上に位置する絶縁膜と、キャリア供給層上に位置する絶縁膜とは、膜質が異なることを特徴とする半導体装置である。
【００２４】
第１１の発明は、第１の発明から第１０の発明において、制御電極は、キャリア供給層上に延伸していることを特徴とする半導体装置である。
【００２５】
第１２の発明は、第１の発明から第１１の発明において、チャネル層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、キャリア走行抑止層上にチャネル層が位置する、ことを特徴とする半導体装置である。
【００２６】
第１３の発明は、第１２の発明において、キャリア走行抑止層は、チャネル層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする半導体装置である。
【００２７】
第１４の発明は、第１２の発明または第１３の発明において、キャリア走行抑止層は、チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする半導体装置である。
【００２８】
第１５の発明は、第１２の発明または第１３の発明において、キャリア走行抑止層は、キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする半導体装置である。
【００２９】
第１６の発明は、第１の発明から第１５の発明において、２つのキャリア供給層が離間して向かい合う側のキャリア供給層の２つの側端面は、障壁層から離れるにしたがってキャリア供給層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする半導体装置である。
【００３０】
第１７の発明は、第１の発明から第１６の発明において、第１電極と第２電極のどちらか一方と、制御電極とが電気的に接続されていることを特徴とする半導体装置である。
【００３１】
第１８の発明は、第１の発明から第１７の発明の半導体装置を少なくとも１つ以上用いて構成された電力変換装置である。
【００３２】
第１９の発明は、ｃ面以外の面を主面とするIII 族窒化物半導体によって構成された半導体装置の製造方法において、ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層を形成する工程と、チャネル層上に、チャネル層よりもバンドギャップの大きなIII 族窒化物半導体からなる障壁層を形成する工程と、障壁層上の一部領域にマスクを形成する工程と、マスクを形成していない障壁層上の領域に、III 族窒化物半導体を選択的に再成長させて、２つの領域に分離されたキャリア供給層を形成する工程と、を備えることを特徴とする半導体装置の製造方法である。
【発明の効果】
【００３３】
第１の発明によると、制御電圧にバイアスを印加しない状態で、制御電極下のチャネル領域（障壁層とチャネル層との接合界面であってチャネル層側の領域）に２ＤＥＧが形成されないようにすることができ、正のしきい値電圧を高めることができる。そのため、第１電極あるいは第２電極に高電圧を印加した際に、第１電極と第２電極間に流れるリーク電流を抑制することができる。また、制御電圧下以外のチャネル領域にはキャリア供給層によって２ＤＥＧが形成されるため、直列抵抗を低減することができる。また、キャリア供給層は選択再成長によって形成された層であるため、厚さが精度よく制御されており、エッチングダメージが残存することもない。
【００３４】
また、第２の発明のように、障壁層のすべての領域をノンドープとする簡易な構造とすることができ、半導体装置の製造を容易とすることができる。
【００３５】
また、第３の発明によると、内部電界の影響をより低減することができるため、より容易にノーマリオフ化が可能となり、正のしきい値電圧をより高めることができる。
【００３６】
また、第４の発明のようにｎ型不純物として酸素を用いると、製造工程の安全性が高まり、製造コストの低減を図ることができる。
【００３７】
また、第５の発明によると、制御電極近傍のIII 族窒化物半導体層内部に発生する電界強度を低減することができ、リーク電流を低減することができる。
【００３８】
また、第６の発明によると、半導体装置のオン抵抗をさらに低減することができる。
【００３９】
また、第７の発明のように、絶縁ゲート型の構造とすることで、リーク電流を抑制することができる。
【００４０】
また、第８の発明のように、絶縁膜の一部または全部を複数の層で構成してもよく、また、第９の発明のように、キャリア供給層上にまで絶縁膜を延伸させてもよく、また、第１０の発明のように、障壁層上に位置する絶縁膜とキャリア供給層上に位置する絶縁膜とで膜質が異なるようにしてもよい。
【００４１】
また、第１１の発明のように、制御電極をキャリア供給層上にまで延伸させてもよく、特に絶縁膜を介してキャリア供給層上に制御電極を形成すれば、第２キャリア走行層およびキャリア供給層の側端面と絶縁膜との界面に、より多くの電子を蓄積することができ、制御電極の下方に位置する２ＤＥＧの濃度をより高くすることができる。その結果、オン抵抗をさらに低減することができる。
【００４２】
また、第１２〜１５の発明のように、キャリア走行抑止層を設けることで、第２キャリア走行層とキャリア供給層とのヘテロ接合界面から離れた領域を電流が流れることを抑制することができ、オフ動作時のリーク電流を低減することができる。
【００４３】
また、第１６の発明によれば、電界の集中が緩和されるため、耐圧の向上を図ることができる。
【００４４】
また、第１７の発明によると、オン電圧が低く、耐圧の高いダイオードを実現することができる。
【００４５】
また、第１８の発明のように、本発明の半導体装置を用いて電力変換装置を構成することで、低損失で高効率な電力変換装置を実現することができる。
【００４６】
また、第１９の発明によると、正のしきい値が高い半導体装置を製造することができる。
【図面の簡単な説明】
【００４７】
【図１】実施例１のＨＦＥＴ１００の構成を示した図。
【図２】実施例１のＨＦＥＴ１００の製造工程を示した図。
【図３】実施例２のＨＦＥＴ２００の構成を示した図。
【図４】実施例３のＨＦＥＴ３００の構成を示した図。
【図５】実施例４のＨＦＥＴ４００の構成を示した図。
【図６】実施例５のＨＦＥＴ５００の構成を示した図。
【図７】実施例６のＨＦＥＴ６００の構成を示した図。
【図８】実施例７のＨＦＥＴ７００の構成を示した図。
【図９】実施例８のダイオード８００の構成を示した図。
【図１０】実施例９の力率改善回路９００の構成を示した図。
【図１１】他の変形例のＨＦＥＴの構成を示した図。
【発明を実施するための形態】
【００４８】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００４９】
図１は、実施例１のＨＦＥＴ１００の構成を示した図である。
【００５０】
ＨＦＥＴ１００は、主面をａ面（（１１−２０）面）とするサファイア基板１０１と、サファイア基板１０１上に形成され、主面をｍ面とするIII 族窒化物半導体層（バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５）と、ソース電極１０６、ドレイン電極１０７、ゲート電極１０９と、絶縁膜１０８と、によって構成されている。
【００５１】
サファイア基板１０１のIII 族窒化物半導体層形成側表面には、ストライプ方向をｍ軸方向とするストライプ状の凹凸加工が施されており（図示しない）、その凹凸側面はｃ面である。このような凹凸加工を施すことにより、ａ面サファイア基板１０１の凹凸加工側表面上に、ｍ面を主面とするIII 族窒化物半導体を形成することができる。ストライプ状以外にも複数のドット状の凹部ないし凸部が配列された凹凸加工であってもよく、その場合も凹部ないし凸部の側面がｃ面であれば、同様にｍ面を主面とするIII 族窒化物半導体を形成することができる。また、凹凸加工されたＳｉ基板などを用いても、ｍ面を主面とするIII 族窒化物半導体を形成することができる。また、ｍ面を主面とするＧａＮ基板を用いてもよく、凹凸加工なしにｍ面を主面とするIII 族窒化物半導体を形成することができる。
【００５２】
チャネル層１０３は、サファイア基板１０１の凹凸加工側表面上にバッファ層１０２を介して形成されている。バッファ層１０２は、ｍ面を主面とするノンドープのＧａＮ、チャネル層１０３は厚さ２μｍのノンドープのＧａＮである。
【００５３】
障壁層１０４は、チャネル層１０３上に接して位置し、ヘテロ接合している。障壁層１０４は厚さ５ｎｍのノンドープのＡｌＧａＮであり、そのＡｌ組成比は２５％である。
【００５４】
障壁層１０４上には、キャリア供給層１０５が選択再成長によって２つの領域に分離して形成されている。キャリア供給層１０５は厚さ２０ｎｍの酸素ドープのｎ−ＡｌＧａＮであり、Ａｌ組成比は２５％である。また、酸素濃度は１×１０18ｃｍ-3である。
【００５５】
２つに分離したキャリア供給層１０５のうち、一方の領域上にはソース電極１０６、他方の領域上にはドレイン電極１０７が形成されている。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層１０５側からＴｉ、Ａｌの順）からなる。
【００５６】
２つのキャリア供給層１０５の領域に挟まれ、上方にキャリア供給層１０５が形成されていない障壁層１０４上、２つのキャリア供給層１０５の領域が離間して向かい合う側のキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上、に連続して絶縁膜１０８が形成されている。絶縁膜１０８はＳｉＯ2 であり、厚さは４０ｎｍである。
【００５７】
また、この絶縁膜１０８を介して、キャリア供給層１０５の形成されていない障壁層１０４上、および２つの側端面１１１に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９へのバイアス電圧の印加によって、絶縁膜１０８と半導体層との界面における電子濃度を制御する。また、このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、ＨＦＥＴ１００のオン動作時にオン抵抗をより低減することができる。
【００５８】
また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍであり、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。
【００５９】
ゲート部の溝の幅（向かい合う２つの側端面１１１間の距離）は、１〜２μｍとするのがよい。ゲート部の溝の幅を広く取るとノーマリオフ特性を得られやすくなり、正のしきい値を高めることができるが、逆にオン抵抗を高めることにもなるため、このゲート部の溝の幅はこの範囲が望ましい。
【００６０】
バッファ層１０２には、ＧａＮのほか、ＡｌＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、バッファ層１０２を形成せず、直接サファイア基板１０１上にチャネル層１０３が形成されていてもよい。
【００６１】
チャネル層１０３はＧａＮ、障壁層１０４はＡｌＧａＮであるが、障壁層１０４のバンドギャップがチャネル層１０３よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、チャネル層１０３および障壁層１０４は任意のIII 族窒化物半導体でよい。たとえば、チャネル層１０３としてＩｎＧａＮを用い、障壁層１０４としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は任意のIII 族窒化物半導体でよいが、結晶性を良好とするため障壁層１０４と同一組成のIII 族窒化物半導体であることが望ましい。また、キャリア供給層１０５のｎ型不純物はＯ（酸素）としているが、Ｓｉなどを用いてもよい。また、２つの領域に分離されたキャリア供給層１０５は、選択再成長によって形成された層としているが、全面に形成後、ドライエッチングによって２つの領域に分離されて形成された層であってもよい。ただし、選択再成長によって形成する方が、障壁層１０４の厚さを精度よく制御することができるため望ましい。
【００６２】
チャネル層１０３と障壁層１０４とのヘテロ接合と、キャリア供給層１０５による電子の供給により、チャネル層１０３と障壁層１０４とのヘテロ接合界面１１０近傍であってチャネル層１０３側には、２ＤＥＧが形成される（図１の点線で示した部分）。ただし、キャリア供給層１０５は２つの領域に分離して形成されており、障壁層１０４がノンドープであるために障壁層１０４自身からの電子の供給はないこと、および、面方位がｍ面であるため内部電界が０であり、内部電界に起因して生じる電荷の発生がないことから、ヘテロ接合界面１１０であって上方にキャリア供給層１０５が形成されていない領域には、２ＤＥＧが形成されない。したがって、２ＤＥＧは、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。
【００６３】
ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５、障壁層１０４を介してチャネル層１０３にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の領域に、高濃度にｎ型不純物をドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。
【００６４】
ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。
【００６５】
絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。また、絶縁膜１０８は、ＳｉＯ2 以外にＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮなどを用いることができる。なお、実施例１のＨＦＥＴ１００では絶縁膜１０９は単層であるが、絶縁膜１０８の全部または一部を複数の層で構成してもよい。たとえば、２層とする場合は、ＳｉＯ2 ／ＺｒＯ2 （障壁層１０４側からＳｉＯ2 、ＺｒＯ2 の順に積層されていることを意味する。この段落において以下同じ）、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＨｆＯ2 、ＳｉＮ／ＳｉＯ2 、Ａｌ2 Ｏ3 ／ＺｒＯ2 、などを用いることができ、３層とする場合は、ＳｉＮ／ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＨｆＯ2 、などを用いることができる。
【００６６】
このＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＨＦＥＴ１００はノーマリオフ特性を有している。ここで、ゲート電極１０９直下の領域には２ＤＥＧが形成されないため、正のしきい値電圧が高い構造となっており、ドレイン電極１０７に高電圧を印加した際にソース−ドレイン間に流れるリーク電流を抑制することができる。また、ヘテロ接合界面１１０であってゲート電極１０９直下以外の領域には、２ＤＥＧが形成されるため、直列抵抗を低減することができる。一方、ゲート電極１０９にしきい値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、キャリア供給層１０５の形成されていない障壁層１０４表面近傍、キャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、ヘテロ接合界面１１０のゲート電極１０９直下の領域にも２ＤＥＧが形成される。そのため、ソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に２ＤＥＧをチャネルとして電流が流れ、オン状態となる。このように、オン動作時には、ヘテロ接合界面１１０に形成される２ＤＥＧを介して電流が流れるため、オン抵抗を低減することができる。
【００６７】
次に、実施例１のＨＦＥＴ１００の製造工程について図２を参照に説明する。
【００６８】
まず、一方の表面にストライプ状の凹凸加工を施したａ面サファイア基板１０１を用意する。ストライプ方向はｍ軸方向とし、凹凸の側面にはサファイアのｃ面が露出するようにした。このサファイア基板１０１の凹凸加工側表面に、ＧａＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープのＧａＮからなるチャネル層１０３、ノンドープのＡｌＧａＮからなる障壁層１０４をＭＯＣＶＤ法によって順に形成する（図２（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）を用いる。
【００６９】
次に、障壁層１０４上の所定の領域に、ＣＶＤ法によってＳｉＯ2 からなるマスク１１３を形成し、マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず障壁層１０４表面を露出させる（図２（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ2 のほか、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 などの絶縁膜などを用いることができる。
【００７０】
次に、障壁層１０４上に、ＭＯＣＶＤ法によって酸素ドープのｎ−ＡｌＧａＮからなるキャリア供給層１０５を再成長させる。ここで、マスク１１３上は成長が阻害されて結晶成長しないため、マスク１１３の形成されていない２つの離間した領域上にのみ、キャリア供給層１０５が選択的に再成長する（図２（ｃ））。ドーパントガスには酸素プラズマを用い、キャリアガスや原料ガスは障壁層１０４形成時と同様である。キャリア供給層１０５の形成後、マスク１１３は除去する。
【００７１】
次に、キャリア供給層１０５が形成されていない障壁層１０４上、２つの領域のキャリア供給層１０５が離間して向かい合う側のキャリア供給層１０５の２つの側端面１１１、およびキャリア供給層１０５上に、ＳｉＯ2 からなる絶縁膜１０８を連続して形成する。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。また絶縁膜１０８は、ＣＶＤ法、スパッタ、ＡＬＤ法などによって形成する。次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。その後、熱処理を行い、ソース電極１０６、ドレイン電極１０７がチャネル層１０３に対してオーミックコンタクトをとれるようにする。また、キャリア供給層１０５が形成されていない障壁層１０４上、２つの側端面１１１、およびその側端面１１１近傍のキャリア供給層１０５上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１に示すＨＦＥＴ１００が製造される。
【００７２】
このＨＦＥＴ１００の製造方法では、キャリア供給層１０５を選択再成長によって形成するため、障壁層１０４の厚さを精度よく制御することができる。
【００７３】
なお、上記ＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、除去せずにゲート絶縁膜として利用してもよい。
【実施例２】
【００７４】
図３は、実施例２のＨＦＥＴ２００の構成を示した図である。ＨＦＥＴ２００は、実施例１のＨＦＥＴ１００におけるキャリア供給層１０５、絶縁膜１０８、ゲート電極１０９を、それぞれ、キャリア供給層２０５、絶縁膜２０８、ゲート電極２０９に替えたものであり、他の構成はＨＦＥＴ１００と同様である。キャリア供給層２０５は、２つのキャリア供給層２０５の領域が離間して向かい合う側の２つの側端面２２０が傾斜している点で、キャリア供給層１０５とは異なっている。それ以外の点は同様であり、キャリア供給層２０５は、キャリア供給層１０５と同様に選択的に再成長させて形成したものである。側端面２２０は、障壁層１０４から離れるにしたがって、キャリア供給層２０５の素子面に平行（サファイア基板１０１の主面に平行）な断面積が減少するような傾斜を有している。絶縁膜２０８、ゲート電極２０９は、この傾斜した側端面２２０に沿って形成されている点以外は絶縁膜１０８、ゲート電極１０９と同様である。
【００７５】
このような傾斜した側端面２２０は、キャリア供給層２０５を再成長させる際に、特定の成長条件とすることで可能である。そのような特定の成長条件では、素子面であるIII 族窒化物半導体のｃ面に対して傾斜したファセット面（たとえば、（１０−１１）面など）を保持した状態で、キャリア供給層２０５をｃ面に垂直な方向へ結晶成長させることができ、この時傾斜したファセット面が側端面２２０となる。
【００７６】
このように、キャリア供給層２０５の側端面２２０を傾斜させることで、ゲート電極２０９と絶縁膜２０８を介して接する障壁層１０４表面近傍、および側端面２２０近傍における電界の集中が緩和される。そのため、ＨＦＥＴ２００は、ＨＦＥＴ１００に比べて耐圧性がより向上した構造となっている。
【実施例３】
【００７７】
図４は、実施例３のＨＦＥＴ３００の構成を示した図である。ＨＦＥＴ３００は、実施例１のＨＦＥＴ１００におけるキャリア供給層１０５上に、さらにノンドープのＧａＮ層３０１を設けた構成であり、他の構成はＨＦＥＴ１００と同様である。
【００７８】
このようにＧａＮ層３０１を設けることにより、ゲート端近傍の半導体層（障壁層１０４、キャリア供給層１０５、ＧａＮ層３０１のゲート電極１０９近傍）内部に発生する電界強度を低くすることができ、ゲート近傍での電流リークを低減することができる。
【実施例４】
【００７９】
図５は、実施例４のＨＦＥＴ４００の構成を示した図である。ＨＦＥＴ４００は、実施例１のＨＦＥＴ１００における障壁層１０４とキャリア供給層１０５との間に、チャネル層４０３と障壁層４０４の対を２対形成したものであり、障壁層１０４側から順に、チャネル層４０３ａ、障壁層４０４ａ、チャネル層４０３ｂ、障壁層４０４ｂ、の順に積層された構造である。このチャネル層４０３ａ、ｂおよび障壁層４０４ａ、ｂは、障壁層１０４上に選択再成長によってチャネル層４０３ａ、障壁層４０４ａ、チャネル層４０３ｂ、障壁層４０４ｂの順に形成されたものであり、障壁層４０４ｂ上に同じく選択再成長によってキャリア供給層１０５が形成されている。よって、チャネル層４０３ａ、ｂおよび障壁層４０４ａ、ｂもまた、キャリア供給層１０５と同様に２つの領域に分離して形成されている。また、チャネル層４０３ａ、ｂはｎ−ＧａＮ、障壁層４０４ａ、ｂはｎ−ＡｌＧａＮからなる。他の構成についてはＨＦＥＴ１００と同様である。
【００８０】
チャネル層４０３ａと障壁層４０４ａとのヘテロ接合界面４４０ａであってチャネル層４０３ａ側、および、チャネル層４０３ｂと障壁層４０４ｂとのヘテロ接合界面４４０ｂであってチャネル層４０３ｂ側には、それぞれ２ＤＥＧが形成される。
【００８１】
このように、実施例４のＨＦＥＴ４００では、２ＤＥＧの層が３つ形成されているため、さらにオン抵抗が低減された構造となっている。また、ゲート電極１０９直下には、ｎ型層であるチャネル層４０３ａ、ｂおよび障壁層４０４ａ、ｂが位置せず、ノンドープである障壁層１０４が位置している。そのため、実施例１と同様に、ゲート電極１０９直下には２ＤＥＧが形成されず、正のしきい値電圧が高い構造となっている。
【００８２】
なお、上記実施例４では、チャネル層１０３、４０３ａ、ｂはいずれも同一組成とし、障壁層１０４、４０４ａ、ｂのいずれも同一組成としたが、チャネル層４０３ａと障壁層４０４ａ、チャネル層４０３ｂと障壁層４０４ｂ、がそれぞれヘテロ接合となり、その界面近傍に２ＤＥＧが形成されるのであれば、チャネル層１０３、４０３ａ、ｂをそれぞれ異なる組成としてもよく、障壁層１０４、４０４ａ、ｂをそれぞれ異なる組成としてもよい。
【実施例５】
【００８３】
図６は、実施例５のＨＦＥＴ５００の構成を示した図である。ＨＦＥＴ５００は、実施例１のＨＦＥＴ１００において以下のように変更したものであり、他の構成についてはＨＦＥＴ１００と同様である。ＨＦＥＴ５００は、絶縁膜１０８上であって、ソース電極１０６およびドレイン電極１０７の形成領域以外のキャリア供給層１０５の上部にあたる領域に、ＳｉＯ2 からなる絶縁膜１０８よりも比誘電率の高いＺｒＯ2 からなる絶縁膜５５０が形成されている。ゲート電極５０９は、絶縁膜１０８を介して、キャリア供給層１０５の形成されていない障壁層１０４上、および２つの側端面１１１に形成されており、さらにソース電極１０６側の側端面１１１からソース電極１０６側に向かって０．５μｍ延伸して絶縁膜５５０上に形成されており、ドレイン電極１０７側の側端面１１１からドレイン電極１０７側に向かって１．５μｍ延伸して絶縁膜５５０上に形成されている。
【００８４】
このＨＦＥＴ５００の構造によると、ドレイン電極１０７側のキャリア供給層１０５の側端面１１１からドレイン電極１０７側へ延伸したゲート電極５０９と、絶縁膜１０８との間に、絶縁膜１０８よりも比誘電率の高い絶縁膜５５０が設けられているため、オフ動作時において、ドレイン電極１０７側の側端面１１１近傍でキャリア供給層１０５上の絶縁膜１０８内部の電界強度が緩和される。したがって、ＨＦＥＴ５００は耐圧性がさらに向上した構造となっている。
【実施例６】
【００８５】
図７は、実施例６のＨＦＥＴ６００の構成を示した図である。ＨＦＥＴ６００は、実施例１のＨＦＥＴ１００において以下のように変更したものであり、他の構成についてはＨＦＥＴ１００と同様である。ＨＦＥＴ６００は、ソース電極１０６およびドレイン電極１０７の形成領域以外のキャリア供給層１０５上に、ＳｉＮからなる絶縁膜６５０が形成されている。ＳｉＯ2 からなる絶縁膜６０８は、キャリア供給層１０５の形成されていない障壁層１０４上、２つの側端面１１１、絶縁膜６５０上に連続して膜状に形成されている。ゲート電極６０９は、絶縁膜６０８を介して、キャリア供給層１０５の形成されていない障壁層１０４上、および側端面１１１に形成されており、さらにソース電極１０６側の側端面１１１からソース電極１０６側に向かって０．５μｍ延伸して絶縁膜６０８上に形成されており、ドレイン電極１０７側の側端面１１１からドレイン電極１０７側に向かって１．５μｍ延伸して絶縁膜６０８上に形成されている。
【００８６】
このＨＦＥＴ６００では、オン動作時において電界強度が高くなる側端面１１１、およびキャリア供給層１０５が形成されていない障壁層１０４上には、耐圧性の高いＳｉＯ2 からなる絶縁膜６０８が設けられている。また、オフ動作時において電界強度が高くなるゲート電極６０９のドレイン側端部の直下にも、耐圧性の高いＳｉＯ2 からなる絶縁膜６０８が設けられている。また、オフ動作時において電界強度が高くなるゲート電極６０９のドレイン側端部の直下であってキャリア供給層１０５上には、絶縁膜６５０が設けられている。絶縁膜６５０はＳｉＮからなるため、絶縁膜６５０としてＳｉＯ2 を用いた場合よりも、キャリア供給層１０５と絶縁膜６５０との界面に発生する界面準位密度を低減することができ、電流コラプス（高電圧動作時にドレイン電流が大きく減少する現象）などの特性劣化を抑制することができる。
【００８７】
このように、ＨＦＥＴ６００では、耐圧性が要求される領域と界面準位密度の低減が要求される領域とで異なる材料の絶縁膜を用いる構造としたので、耐圧性の向上と、界面準位の高さに起因した特性劣化の防止の両立が可能な構造となっている。
【実施例７】
【００８８】
図８は、実施例７のＨＦＥＴ７００の構成を示した図である。ＨＦＥＴ７００は、実施例１のＨＦＥＴ１００において、バッファ層１０２とチャネル層１０３との間にキャリア走行抑止層７５０を設けたものである。キャリア走行抑止層７５０は、Ｍｇを１×１０19ｃｍ-3ドープした、厚さ１００ｎｍのｐ−ＧａＮからなり、正孔濃度は１×１０17ｃｍ-3である。
【００８９】
このキャリア走行抑止層７５０は、電子の流れに対して高抵抗となることから、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層１０３と障壁層１０４とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができる。そのため、ＨＦＥＴ７００は、オフ動作時のソース−ドレイン間のリーク電流が低減されていて、さらにＨＦＥＴ１００と同様に正のしきい値電圧の高いノーマリオフ特性が実現されている。
【００９０】
ここで、キャリア走行抑止層７５０を設ける場合、キャリア走行抑止層７５０とキャリア供給層１０５との距離をある程度以上に大きくする必要があり、具体的にはチャネル層１０３の厚さを１００ｎｍ以上とすることが望ましい。これは、キャリア走行抑止層７５０とキャリア供給層１０５との距離が近いと、チャネル層１０３、障壁層１０４、およびキャリア供給層１０５を形成する際に、キャリア走行抑止層７５０にドープされたＭｇがキャリア供給層１０５にまで拡散してしまい、２ＤＥＧの濃度や移動度を低下させてしまうことがあるからである。また、キャリア走行抑止層７５０がｐ型である影響で２ＤＥＧの濃度を低下させてしまうからである。
【００９１】
なお、実施例７ではキャリア走行抑止層７５０としてｐ−ＧａＮを用いたが、電子がチャネル層１０３から離れた領域を走行することを抑止することができる材料であればよい。たとえば、キャリア走行抑止層７５０はチャネル層１０３の伝導型とは異なる伝導型であればよい。第１キャリア走行層１０３はノンドープＧａＮであり、低濃度のｎ型であるから、キャリア走行抑止層７５０としてｐ−ＧａＮだけでなくｉ−ＧａＮを用いることもできる。ドーパントには、Ｍｇ以外にＺｎ、Ｃ、Ｆｅなどを用いてもよい。
【００９２】
また、ノンドープＧａＮである第１キャリア走行層１０３よりもバンドギャップが広いＡｌＧａＮをキャリア走行抑止層７５０に用いることができる。キャリア走行抑止層７５０としてＡｌＧａＮを用いると、チャネル層１０３とキャリア走行抑止層７５０とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層１０３と障壁層１０４とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。このとき、キャリア走行抑止層７５０が薄すぎると、電子はトンネル効果によりキャリア走行抑止層７５０を透過し、バッファ層１０２を介して電流がリークしてしまう。そのため、キャリア走行抑止層７５０は１００ｎｍ以上とすることが望ましい。
【００９３】
また、バッファ層１０２よりもバンドギャップが狭いＩｎＧａＮをキャリア走行抑止層７５０に用いることができる。キャリア走行抑止層７５０としてＩｎＧａＮを用いると、バッファ層１０２とキャリア走行抑止層７５０とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層１０３と障壁層１０４との界面から離れたバッファ層１０２の領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。ここで、キャリア走行抑止層７５０はノンドープＧａＮである第１キャリア走行層１０３よりもバンドギャップが狭いため、キャリア走行抑止層７５０を介してリーク電流が流れる場合がある。そのため、キャリア走行抑止層７５０の厚さを２００ｎｍ以下とすることでキャリア走行抑止層７５０を介したリーク電流を減少させることが望ましい。また、キャリア走行抑止層７５０をｐ−ＩｎＧａＮまたはｉ−ＩｎＧａＮとすることがさらに望ましい。
【実施例８】
【００９４】
図９は、実施例８のダイオード８００の構成を示した図である。ダイオード８００は、実施例１のＨＦＥＴ１００におけるソース電極１０６およびドレイン電極１０７を、それぞれアノード電極８０６、カソード電極８０７に替え、ゲート電極１０９をゲート電極８０９に替えたものであり、ゲート電極８０９は、ＨＦＥＴ１００におけるゲート電極１０９をアノード電極８０６の方向へさらに延伸させてアノード電極８０６を覆うようにして接合させたものである。また、アノード電極８０６、カソード電極８０７は、実施例１のＨＦＥＴ１００におけるソース電極１０６およびドレイン電極１０７と同一の構成であり、Ｔｉ／Ａｌからなる。また、ゲート電極８０９はＮｉ／Ａｕからなる。
【００９５】
アノード電極８０６とカソード電極８０７は、トンネル効果によってキャリア供給層１０５、障壁層１０４を介してチャネル層１０３にオーミック接触している。また、ゲート電極８０９は、印加するバイアス電圧によって、ゲート電極８０９と絶縁膜１０８を介して接する障壁層１０４表面近傍、および、２つのキャリア供給層１０５の領域が離間して向かい合う側のキャリア供給層１０５の側端面１１１近傍の電子濃度を制御する制御電極として作用する。
【００９６】
また、このダイオード８００では、実施例１のＨＦＥＴ１００と同様にキャリア層１０３と障壁層１０４とのヘテロ接合界面１１０近傍であってチャネル層１０３側に２ＤＥＧが形成される。キャリア供給層１０５は、ゲート電極８０９を挟んで２つの領域に離間しているため、２ＤＥＧも、アノード−ゲート間の２ＤＥＧと、ゲート−カソード間の２ＤＥＧに分離して形成されている。
【００９７】
次に、ダイオード８００の動作について説明する。ダイオード８００のアノード電極８０６とカソード電極８０７の間に電圧を印加していない場合、ゲート電極８０９直下の領域には２ＤＥＧが形成されず、２ＤＥＧは、アノード−ゲート間と、ゲート−カソード間に分離して形成される。ダイオード８００のアノード電極８０６とカソード電極８０７の間に順方向バイアス電圧を印加した場合、アノード電極８０６と電気的に接続されているゲート電極８０９に、絶縁膜１０８を介して接する障壁層１０４表面近傍、および側端面１１１近傍に、電子が蓄積される。この電子によって、チャネル層１０３と障壁層１０４とのヘテロ接合界面１１０であってゲート電極８０９直下の領域にも、２ＤＥＧが形成され、アノード−ゲート間に形成されている２ＤＥＧとゲート−カソード間に形成されている２ＤＥＧとが接続され、アノード電極８０６とカソード電極８０７との間に２ＤＥＧを介して電流が流れる。一方、アノード電極８０６とカソード電極８０７の間に逆方向バイアス電圧を印加した場合、アノード電極８０６と電気的に接続されているゲート電極８０９近傍の電子、およびゲート−カソード間の２ＤＥＧは空乏化されるため、電流は遮断される。
【００９８】
このように、実施例８のダイオード８００では、ゲート電極８０９によって絶縁膜を介して電子濃度が制御されることにより、整流動作が得られている。
【００９９】
また、実施例８のダイオード８００では、アノード電極８０６は、チャネル層１０３とオーミック接触しているため、順方向バイアス電圧時の立ち上がり電圧が０に近い。したがって、ダイオード８００は、オン抵抗、オン電圧の低い構造となっている。
【０１００】
さらにダイオード８００では、ゲート電極８０９を設け、アノード電極８０６と電気的に接続した構成としていることから、逆方向バイアス電圧の印加時に最も電界強度が高くなるのはゲート電極８０９のカソード電極８０７側端部である。その端部には絶縁膜１０８が形成されており、その絶縁膜１０８を介して、ゲート電極８０９はキャリア供給層１０５に接している。そのため、電界強度の高いゲート電極８０９端部における逆方向リーク電流を、従来のショットキーダイオードと比較して大幅に低減することができる。したがって、ダイオード８００は、オフ動作時の耐圧が高い構造となっている。
【０１０１】
なお、実施例８のダイオード８００は、実施例１のＨＦＥＴ１００においてソース電極１０６をアノード電極８０６とし、ゲート電極１０９をアノード電極８０６側に延伸することでアノード電極８０６とゲート電極１０９とを接合した構造であるが、実施例１のソース電極１０６をアノード電極８０６とし、アノード電極８０６とゲート電極１０９とを電気的に接続する構造であれば他の構造であってよい。たとえば、アノード電極をゲート電極１０９側に延伸させてアノード電極とゲート電極１０９とを接合する構造であってもよい。また、配線電極などによってアノード電極とゲート電極１０９とを間接的に接続する構造であってもよい。また、アノード電極とゲート電極１０９とを同一材料として共通化し、複合アノード電極構造としてもよい。
【０１０２】
また、実施例８のダイオード８００は、実施例１のＨＦＥＴ１００においてソース電極１０６をアノード電極としてアノード電極とゲート電極を電気的に接続した構造であるが、実施例２〜７のＨＦＥＴ２００〜７００におけるソース電極をアノード電極として、そのアノード電極とゲート電極を電気的に接続した構造としても、ダイオード８００と同様の効果のダイオードを実現することができる。また、実施例１〜７のＨＦＥＴ１００〜７００におけるドレイン電極をカソード電極として、そのカソード電極とゲート電極とを電気的に接続する構成でもよい。
【実施例９】
【０１０３】
図１０は、実施例９の力率改善回路９００の構成を示した回路図である。力率改善回路９００は、交流電源Ｖと、交流電源Ｖの交流電圧を整流する４つのダイオードＤ１からなるダイオードブリッジ１０とを有している。また、ドレイン側をインダクタＬを介してダイオードブリッジ１０の直流側の正極出力端に、ソース側をダイオードブリッジ１０の直流側の負極出力端に接続するＨＦＥＴ２０と、ＨＦＥＴ２０のゲートに接続する制御回路３０と、をさらに有している。また、ＨＦＥＴ２０のソース−ドレイン間には、ダイオードＤ２とキャパシタＣとを直列に接続した回路が接続されていて、キャパシタＣと並列に負荷Ｒが接続されている。力率改善回路９００は、出力電圧やダイオードブリッジ１０に流れる電流などに基づいて制御回路３０がＨＦＥＴ２０のオンオフを制御することで、交流電源Ｖの力率を改善する回路である。
【０１０４】
上記構成の力率改善回路９００において、ダイオードＤ１、Ｄ２は、実施例８のダイオード８００を使用し、ＨＦＥＴ２０には、実施例１のＨＦＥＴ１００を使用している。そのため、実施例９の力率改善回路９００では、回路内部での損失が軽減されており、高効率で低損失な動作が可能となっている。
【０１０５】
なお、実施例１〜８では、ｍ面を主面とするIII 族窒化物半導体で構成されたＨＦＥＴ、あるいはダイオードの例を示したが、ｃ面以外の面を主面とするものであれば任意の面でよい。ただし、（１−１００）面、（１１−２０）面、（１−１０１）面、（１−１０２）面、（１１−２２）面、（１１−２４）面のいずれかの面から５°以内の角度を成す面であることが望ましい。ノーマリオフ化がより容易となる。さらに望ましいのは、内部電界０となる面、すなわち、ｍ面やａ面などの無極性面や、ｃ面に対して約６０°を成す半極性面である。
【０１０６】
また、実施例１〜７のＨＦＥＴはいずれも絶縁ゲート型であるが、絶縁膜を介さずに、直接障壁層上にゲート電極が形成されたショットキーゲート型であってもよい。たとえば、図１１のように、実施例１のＨＦＥＴ１００において、絶縁膜１０８を除去し、ゲート電極１０９を、キャリア供給層１０５が形成されていない障壁層１０４上、２つの側端面１１１、および側端面１１１近傍のキャリア供給層１０５上に、直接接合するように設けてもよい。
【０１０７】
また、実施例１〜７のＨＦＥＴにフィールドプレート構造を導入し、さらなる耐圧性の向上を図るようにしてもよい。
【産業上の利用可能性】
【０１０８】
本発明の半導体装置は、正のしきい値電圧が高くオン抵抗が低いので、電力変換装置に本発明の半導体装置を利用することで、高効率な電力変換装置を実現することができる。
【符号の説明】
【０１０９】
１０１：サファイア基板
１０２：バッファ層
１０３、４０３：チャネル層
１０４、２０４、４０４：障壁層
１０５、２０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８、２０８、５５０、６５０：絶縁膜
１０９、２０９、５０９、６０９：ゲート電極
３０１：ＧａＮ層
７５０：キャリア走行抑止層
８０６：アノード電極
８０７：カソード電極
【特許請求の範囲】
【請求項１】
ｃ面以外の面を主面とするIII 族窒化物半導体で構成された半導体装置において、
前記ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層と、
前記チャネル層上に位置し、前記チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなる障壁層と、
前記障壁層上であって、ｎ型不純物がドープされたIII 族窒化物半導体からなり、互いに離間する２つの領域上に選択的に再成長されて位置するキャリア供給層と、
２つの領域の一方の領域の前記キャリア供給層上に設けられ、前記チャネル層と電気的に接続した第１電極と、
２つの領域の他方の領域の前記キャリア供給層上に設けられ、前記チャネル層と電気的に接続した第２電極と、
２つの前記キャリア供給層に挟まれた領域であって、前記障壁層上に位置する制御電極と、
を備え、
前記障壁層の少なくとも前記制御電極下部の領域はノンドープである、
ことを特徴とする半導体装置。
【請求項２】
前記障壁層は、すべての領域がノンドープである、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｃ面以外の面は、（１−１００）面、（１１−２０）面、（１−１０１）面、（１−１０２）面、（１１−２２）面、（１１−２４）面のいずれかの面であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記キャリア供給層にドープされたｎ型不純物は、酸素であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記キャリア供給層上に、ノンドープのIII 族窒化物半導体からなる層を有することを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１電極と前記第２電極は、前記チャネル層にオーミック接触していることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記障壁層と、前記制御電極との間に、絶縁膜を有することを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁膜は、その一部または全部が複数の層からなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶縁膜は、２つの前記キャリア供給層が離間して向かい合う側のキャリア供給層の２つの側端面と、前記キャリア供給層上とに連続して延伸している、ことを特徴とする請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記障壁層上に位置する前記絶縁膜と、前記キャリア供給層上に位置する前記絶縁膜とは、膜質が異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御電極は、前記キャリア供給層上に延伸していることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記チャネル層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、前記キャリア走行抑止層上に前記チャネル層が位置する、ことを特徴とする請求項１ないし請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記キャリア走行抑止層は、前記チャネル層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記キャリア走行抑止層は、前記チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする請求項１２または請求項１３に記載の半導体装置。
【請求項１５】
前記キャリア走行抑止層は、前記キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする請求項１２または請求項１３に記載の半導体装置。
【請求項１６】
２つの前記キャリア供給層が離間して向かい合う側の前記キャリア供給層の２つの側端面は、前記障壁層から離れるにしたがって前記キャリア供給層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする請求項１ないし請求項１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１電極と前記第２電極のどちらか一方と、前記制御電極とが電気的に接続されていることを特徴とする請求項１ないし請求項１６のいずれか１項に記載の半導体装置。
【請求項１８】
請求項１ないし請求項１７のいずれか１項に記載の半導体装置を少なくとも１つ以上用いて構成された電力変換装置。
【請求項１９】
ｃ面以外の面を主面とするIII 族窒化物半導体によって構成された半導体装置の製造方法において、
前記ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層を形成する工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップの大きなIII 族窒化物半導体からなる障壁層を形成する工程と、
前記障壁層上の一部領域にマスクを形成する工程と、
前記マスクを形成していない前記障壁層上の領域に、III 族窒化物半導体を選択的に再成長させて、２つの領域に分離されたキャリア供給層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１】
ｃ面以外の面を主面とするIII 族窒化物半導体で構成された半導体装置において、
前記ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層と、
前記チャネル層上に位置し、前記チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなる障壁層と、
前記障壁層上であって、ｎ型不純物がドープされたIII 族窒化物半導体からなり、互いに離間する２つの領域上に選択的に再成長されて位置するキャリア供給層と、
２つの領域の一方の領域の前記キャリア供給層上に設けられ、前記チャネル層と電気的に接続した第１電極と、
２つの領域の他方の領域の前記キャリア供給層上に設けられ、前記チャネル層と電気的に接続した第２電極と、
２つの前記キャリア供給層に挟まれた領域であって、前記障壁層上に位置する制御電極と、
を備え、
前記障壁層の少なくとも前記制御電極下部の領域はノンドープである、
ことを特徴とする半導体装置。
【請求項２】
前記障壁層は、すべての領域がノンドープである、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｃ面以外の面は、（１−１００）面、（１１−２０）面、（１−１０１）面、（１−１０２）面、（１１−２２）面、（１１−２４）面のいずれかの面であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記キャリア供給層にドープされたｎ型不純物は、酸素であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記キャリア供給層上に、ノンドープのIII 族窒化物半導体からなる層を有することを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１電極と前記第２電極は、前記チャネル層にオーミック接触していることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記障壁層と、前記制御電極との間に、絶縁膜を有することを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁膜は、その一部または全部が複数の層からなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶縁膜は、２つの前記キャリア供給層が離間して向かい合う側のキャリア供給層の２つの側端面と、前記キャリア供給層上とに連続して延伸している、ことを特徴とする請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記障壁層上に位置する前記絶縁膜と、前記キャリア供給層上に位置する前記絶縁膜とは、膜質が異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御電極は、前記キャリア供給層上に延伸していることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記チャネル層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、前記キャリア走行抑止層上に前記チャネル層が位置する、ことを特徴とする請求項１ないし請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記キャリア走行抑止層は、前記チャネル層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記キャリア走行抑止層は、前記チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする請求項１２または請求項１３に記載の半導体装置。
【請求項１５】
前記キャリア走行抑止層は、前記キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする請求項１２または請求項１３に記載の半導体装置。
【請求項１６】
２つの前記キャリア供給層が離間して向かい合う側の前記キャリア供給層の２つの側端面は、前記障壁層から離れるにしたがって前記キャリア供給層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする請求項１ないし請求項１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１電極と前記第２電極のどちらか一方と、前記制御電極とが電気的に接続されていることを特徴とする請求項１ないし請求項１６のいずれか１項に記載の半導体装置。
【請求項１８】
請求項１ないし請求項１７のいずれか１項に記載の半導体装置を少なくとも１つ以上用いて構成された電力変換装置。
【請求項１９】
ｃ面以外の面を主面とするIII 族窒化物半導体によって構成された半導体装置の製造方法において、
前記ｃ面以外の面を主面とするIII 族窒化物半導体からなるチャネル層を形成する工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップの大きなIII 族窒化物半導体からなる障壁層を形成する工程と、
前記障壁層上の一部領域にマスクを形成する工程と、
前記マスクを形成していない前記障壁層上の領域に、III 族窒化物半導体を選択的に再成長させて、２つの領域に分離されたキャリア供給層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２２８４２８（Ｐ２０１１−２２８４２８Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９５９８２（Ｐ２０１０−９５９８２）
【出願日】平成２２年４月１９日（２０１０．４．１９）
【出願人】（０００２４１４６３）豊田合成株式会社 (3,467)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月１９日（２０１０．４．１９）
【出願人】（０００２４１４６３）豊田合成株式会社 (3,467)
【Ｆターム（参考）】
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