電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
【課題】 ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタを提供する。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、利得および動作周波数の高い電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）が実用化されている。例えば、特許文献１の図１に記載されている電界効果トランジスタは、ソース電極に電気的に接続されたフィールドプレート電極の一部または全部が、Ｔ字型を有したゲート電極下に位置している。
【０００３】
特許文献１に記載された前記電界効果トランジスタ（ＦＥＴ）の構造の概略は、例えば、図９の断面図のように表すことができる。図示のとおり、このＦＥＴは、Ｔ字型の頂部を備えるゲート電極１と、ソース電極２と、ドレイン電極３と、動作層４上に接触した絶縁膜５と、前記絶縁膜５上に接触したフィールドプレート電極６と、前記フィールドプレート電極６を覆う絶縁膜７とを有する。前記フィールドプレート電極６は、前記ソース電極２と電気的に接続されており、前記フィールドプレート電極６は、前記ゲート電極１のＴ字型頂部の下に位置しており、前記絶縁膜７は、前記ゲート電極１のＴ字型頂部と接触していない。
【０００４】
図９のＦＥＴの構造によれば、フィールドプレート電極とゲート電極との間の容量を増加させずに、ソース電極に電気的に接続されたフィールドプレート電極が、ゲート電極とドレイン電極の間の電界を遮ることで、ゲートドレイン間容量を低減することが可能になる。これにより、半導体装置の利得、および、動作周波数を高くすることが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１２４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のＦＥＴをミリ波以上の周波数に適用した場合、いくつかの問題が生じる。
【０００７】
第１の問題点は、フィールドプレート電極を設けることで、フィールドプレート電極が無い構造よりも、低い周波数での利得は向上するが、ミリ波以上の高い周波数では、実際には利得および動作周波数が低下することである。その理由は、フィールドプレート電極下方の絶縁膜を介してフィールドプレート電極と動作層との間に形成された容量がミリ波以上の周波数で高周波的にショートすることで、このフィールドプレート電極がゲート電極として機能し、利得を下げるためである。
【０００８】
第２の問題点は、高周波動作化のためにフィールドプレート電極と動作層との間に形成された容量を下げようとすると、ゲート電極とフィールドプレート電極との間の容量が増加することである。その理由は、フィールドプレート電極と動作層との間に形成された容量を下げるためにフィールドプレート電極下方の絶縁膜を厚くすると、フィールドプレート電極上の絶縁膜とゲート電極のＴ字型頂部とが近接または接触するためである。
【０００９】
そこで、本発明は、ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタ、電界効果トランジスタの製造方法、および、電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の電界効果トランジスタは、
基板、動作層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極、および絶縁膜を有し、
前記動作層は、前記基板上に形成され、
前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜は、前記動作層上に形成され、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、
前記絶縁膜は、前記ゲート電極および前記ドレイン電極の間に配置され、
前記フィールドプレート電極は、前記絶縁膜上に形成され、かつ、前記ソース電極と電気的に接続され、
前記ゲート電極上部は、前記ソース電極側および前記ドレイン電極側に突出した突出部を有し、
前記フィールドプレート電極下端は、前記ゲート電極下端よりも下方に配置され、
前記フィールドプレート電極上端は、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置されていることを特徴とする。
【００１１】
本発明の電界効果トランジスタの製造方法は、
基板上に動作層を形成する動作層形成工程と、
前記動作層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜を形成する電極形成工程と、
前記絶縁膜上に、フィールドプレート電極を、前記ソース電極と電気的に接続されるように形成するフィールドプレート電極形成工程とを有し、
前記電極形成工程において、前記ゲート電極を、前記ソース電極および前記ドレイン電極の間に配置し、電気ゲート電極上部に、前記ソース電極側および前記ドレイン電極側に突出した突出部を形成し、かつ、前記絶縁膜を、前記ゲート電極および前記ドレイン電極の間に配置し、
前記フィールドプレート電極形成工程において、前記フィールドプレート電極下端を、前記ゲート電極下端よりも下方に配置し、かつ、前記フィールドプレート電極上端を、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置することを特徴とする。
【００１２】
本発明の電子装置は、本発明の電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタ、電界効果トランジスタの製造方法、および、電子装置を提供することが可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の電界効果トランジスタの第１の実施の形態を模式的に示す断面図である。
【図２】本発明の電界効果トランジスタの第２の実施の形態を模式的に示す断面図である。
【図３】本発明の効果を例示するグラフである。
【図４】本発明の電界効果トランジスタの第３の実施の形態を模式的に示す断面図である。
【図５】本発明の電界効果トランジスタの第４の実施の形態を模式的に示す断面図である。
【図６】本発明の電界効果トランジスタの第５の実施の形態を模式的に示す断面図である。
【図７】ゲート電極の形状を模式的に例示する断面図である。
【図８】本発明の効果を例示するグラフである。
【図９】特許文献１の電界効果トランジスタの構造を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
本発明において「オーミック接触」または「ショットキー接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーミック接触またはショットキー接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。例えば、フィールドプレート電極およびソース電極が電気的に接続されている状態とは、フィールドプレート電極およびソース電極が、絶縁膜および動作層を介してつなぎ合わされた状態でも良いし、他の任意の接続状態でも良い。
【００１６】
また、本発明において、「上に」または「上方に」は、特に断らない限り、上面に直接接触している状態でも良いし、間に他の構成要素等が存在していても良い。同様に、「下に」または「下方に」も同様とする。また、「上面に」は、上面に直接接触している状態を指す。「下面に」も同様とする。本発明の電界効果トランジスタにおいて、「上」「上方」とは、特に断らない限り、前記動作層において、前記ソース電極、前記ドレイン電極、前記ゲート電極、前記フィールドプレート電極、および前記絶縁膜が形成された面側を指す。本発明の半導体装置の各構成要素において、「上面」は、特に断らない限り、前記「上」または「上方」側の面を指す。
【００１７】
また、本発明において、「組成」および「組成比」とは、例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」というものとする。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。また、本発明において、「距離」は、特に断らない限り、最短距離をいう。
【００１８】
以下、本発明の具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本発明は、以下の説明により限定されない。また、説明の便宜上、図面およびその説明等は、適宜、誇張・簡略化等する場合がある。
【００１９】
（第１の実施の形態）
図１の断面図に、本実施形態のＦＥＴの構造を模式的に示す。図示のとおり、このＦＥＴは、基板１１、動作層１３、ソース電極１４、ドレイン電極１５、絶縁膜１７、ゲート電極１８、およびフィールドプレート電極１９を有する。本実施形態のＦＥＴは、さらに、バッファ層１２を有し、基板１１上に、バッファ層１２および動作層１３が、前記順序で積層されている。ソース電極１４、ドレイン電極１５、絶縁膜１７およびゲート電極１８は、動作層１３上に形成されている。ソース電極１４およびドレイン電極１５は、動作層１３にオーム性接触している。ゲート電極１８は、ソース電極１４およびドレイン電極１５の間に配置されている。ソース電極１４およびドレイン電極１５の間の動作層上部には、フィールドプレートリセス（開口部）１６が形成されている。絶縁膜１７は、ソース電極１４およびドレイン電極１５の間に配置され、動作層１３上に堆積されるとともに、フィールドプレートリセス１６上にも堆積されている。また、図１では、絶縁膜１７は、ゲート絶縁膜を兼ねており、ソース電極１４およびドレイン電極１５の間に配置されるとともに、ゲート電極１８の下にも配置されている。すなわち、本実施形態では、ゲート電極１８は、絶縁膜（ゲート絶縁膜）１７上に配置されている。フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続されている。また、フィールドプレート電極１９は、絶縁膜１７を介して、フィールドプレートリセス（開口部）１６を埋め込むように配置されている。ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出した突出部を有する。同図では、ゲート電極１８上部は、ひさしのような形状を有している。フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置されている。フィールドプレート電極１９上端は、ゲート電極１８上部におけるドレイン電極１５側の突出部よりも下方に配置されている。図１のＦＥＴでは、フィールドプレート電極１９の少なくとも一部が、ゲート電極１８上部（ひさし）に対し、基板１１平面と垂直方向に重なり合うように（ひさしの直下に）形成されている。また、図１のＦＥＴは、さらに、保護膜２０を有する。保護膜２０は、絶縁膜（ゲート絶縁膜１７）、ゲート電極１８、およびフィールドプレート電極１９の表面を覆うように形成されている。
【００２０】
図８のグラフに、本実施形態のＦＥＴにおける周波数と利得との関係のシミュレーション結果を例示する。同図において、横軸は、周波数（Ｈｚ）であり、縦軸は、利得（ｄＢ）である。同図中、実線で示した「実施形態」は、本実施形態のＦＥＴのシミュレーション結果を示す。破線で示した「参考例（フィールドプレート電極有り）」は、図９に示した構造のＦＥＴのシミュレーション結果を示す。一点鎖線で示した「参考例（フィールドプレート電極無し）」は、図９に示した構造のＦＥＴからフィールドプレート電極を除いたＦＥＴのシミュレーション結果を示す。図８に示すように、図９の構造のＦＥＴでは、で示すように、フィールドプレート電極を設けることで、フィールドプレート電極が無い構造よりも、低い周波数での利得は向上するが、ミリ波以上の高い周波数では、実際には利得および動作周波数が低下する。これに対し、本実施形態のＦＥＴによれば、高周波数でも高い利得が得られる。ただし、図８は、理論計算によるシミュレーション結果の一例であり、本発明を何ら限定しない。
【００２１】
なお、本発明においては、前記バッファ層はなくても良いが、例えば図１のように、動作層と基板との間にバッファ層が配置されていることが好ましい。
【００２２】
基板１１の材質は特に限定されないが、シリコン基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板のいずれかであることが望ましい。また、基板１１は、半導体基板であることが好ましい。
【００２３】
動作層１３の形成材料は、特に限定されないが、窒化物半導体であることが好ましく、III族窒化物半導体であることがより好ましい。
【００２４】
動作層１３は、一層のみでも、複数の層からなっていても良い。例えば、動作層１３は、電子走行層となるＧａＮ層、および電子障壁層となるＡｌＧａＮ層が、前記順序で積層されて形成されていることが好ましい。
【００２５】
別の一例として、動作層１３は、電子走行層となるＧａＮ層、電子障壁層となるＡｌＧａＮ層、およびコンタクト層または保護膜となるＧａＮ層が、前記順序で積層されて形成されていることが好ましい。
【００２６】
絶縁膜１７は、特に限定されないが、窒化シリコン膜または酸化アルミ膜が好ましい。
【００２７】
フィールドプレート電極１９は、図では矩形形状であるが、これに限定されず、例えば、上辺が底辺よりも短い台形形状、または、上辺が底辺よりも長い台形形状でもよい。
【００２８】
本発明のＦＥＴでは、フィールドプレートリセス（開口埋め込み部）は、なくても良いが、例えば図１のように、フィールドプレートリセスが形成され、前記フィールドプレート電極が、前記絶縁膜を介して前記フィールドプレートリセスを埋め込むように配置されていることが好ましい。これにより、前記フィールドプレート電極を、低い位置に配置しやすいためである。
【００２９】
本実施形態のＦＥＴでは、図１のように、フィールドプレート電極１９の下端がゲート電極１８の下端よりも下方に配置されている。このため、フィールドプレート電極１９がゲートとして機能したとしても、ミリ波以上の周波数においても高い利得が得られる。このように、本発明のＦＥＴは、フィールドプレート電極の下端がゲート電極の下端よりも下方に配置されているため、フィールドプレート電極がゲートとして機能したとしても、ミリ波以上の周波数での利得の低下を引き起こさない。
【００３０】
また、本発明のＦＥＴは、例えば図１のように、フィールドプレート電極１９をフィールドプレートリセス１６内に形成することで、ゲート電極１８の上部（ひさし）と接触しにくくなる。これにより、フィールドプレート電極１９とゲート電極１８との間の容量をさらに低く抑えることが可能になり、さらに高い利得が得られる。
【００３１】
本発明のＦＥＴにおいては、ゲート絶縁膜はなくても良い。例えば、前記ゲート電極が、前記動作層上面に直接ショットキー接触していても良い。しかしながら、本発明のＦＥＴがゲート絶縁膜を有し、前記ゲート電極が、前記ゲート絶縁膜を介して前記動作層上方に形成されていることが好ましい。また、前記ゲート絶縁膜は、前記フィールドプレート電極下の絶縁膜と別体でも良いし、別の材質により形成されていても良いが、例えば図１のように、前記両絶縁膜が一体の絶縁膜１７として形成されていることが好ましい。また、本発明では、前記両絶縁膜を同一の材料（同一の組成）により形成することで、絶縁膜の組成比等のばらつきの影響を受けずに、安定して高い利得を得やすい。特に、図１のように、フィールドプレート電極１９の下の絶縁膜１７とゲート電極１８の下の絶縁膜１７の材料（組成）と膜厚を同じにすれば、絶縁膜の膜厚および組成比のばらつきの影響を受けずに、ミリ波以上の周波数においても安定して高い利得が得られやすい。
【００３２】
本発明のＦＥＴの製造方法および動作方法は、特に制限されず、例えば、一般的なＦＥＴまたは半導体装置の製造方法、動作方法等を参考にして適宜実施することができる。例えば、前記動作層は、気相成長法によるエピタキシャル成長等により形成しても良い。前記フィールドプレートリセス等のリセス（開口部）は、例えば、パターニングおよびエッチングを用いて形成しても良い。各電極は、例えば、スパッタ法等により形成しても良い。本実施形態および以下の各実施形態において同様である。
【００３３】
（第２の実施の形態）
前記第１の実施の形態において、フィールドプレート電極がゲート電極の上部（ひさし）直下に無い構成においても、同様な効果を得ることができる。本実施形態においては、そのような構造のＦＥＴについて示す。
【００３４】
図２の断面図に、本実施形態のＦＥＴの構造を模式的に示す。図示のとおり、このＦＥＴは、基板１１に代えて基板２１を、バッファ層１２に代えてバッファ層２２を、動作層１３に代えて動作層２３を、ソース電極１４に代えてソース電極２４を、ドレイン電極１５に代えてドレイン電極２５を、フィールドプレートリセス１６に代えてフィールドプレートリセス２６を、絶縁膜１７に代えて絶縁膜２７を、ゲート電極１８に代えてゲート電極２８を、フィールドプレート電極１９に代えてフィールドプレート電極２９を、保護膜２０に代えて保護膜３０を、それぞれ有する。同図のＦＥＴの構造は、フィールドプレート電極２９が、ゲート電極１８の上部（ひさし）に対し、基板平面と垂直方向に重なり合っていない。すなわち、フィールドプレート電極２９は、ゲート電極１８の上部（ひさし）の直下よりも外側（図において右側）に配置されている。これ以外は、同図のＦＥＴの構造は、第１の実施の形態（図１）のＦＥＴと同様である。
【００３５】
ゲート電極２８の上部（ひさし）の末端からフィールドプレート電極２９の末端までの、基板平面に平行方向の距離ＬＧＦは、図示のように、０〜０．３μｍの範囲であることが好ましい。これにより、例えば図３のように、利得低下要因となる、容量と抵抗の増加を抑えることが可能になる。なお、図３は、前記ＬＧＦと、ドレイン抵抗またはゲートソース間容量との関係のシミュレーション結果を例示するグラフである。ただし、同図は一例であって、本発明はこれに限定されない。
【００３６】
本実施形態のＦＥＴでは、ゲート電極２８のひさし下にフィールドプレート電極２９がないため、ゲート電極とフィールドプレート電極との間の容量をより低く抑えることが可能になる。
【００３７】
（第３の実施の形態）
上記実施の形態において、ゲートリセスを有する構成においても、同様な効果を得ることができる。図４の断面図に、そのようなＦＥＴの構造を模式的に示す。図示のとおり、このＦＥＴは、基板１１に代えて基板３１を、バッファ層１２に代えてバッファ層３２を、動作層１３に代えて動作層３３を、ソース電極１４に代えてソース電極３４を、ドレイン電極１５に代えてドレイン電極３５を、フィールドプレートリセス１６に代えてフィールドプレートリセス３７を、絶縁膜１７に代えて絶縁膜３８を、ゲート電極１８に代えてゲート電極３９を、フィールドプレート電極１９に代えてフィールドプレート電極４０を、保護膜２０に代えて保護膜４１を、それぞれ有する。同図のＦＥＴは、動作層３３上部の、ゲート電極３９が配置される位置に、さらに、ゲートリセス（開口埋め込み部）３６が形成されている。ゲート電極３９は、絶縁膜３８を介して、ゲートリセス３６を埋め込むように形成されている。これ以外は、同図のＦＥＴの構造は、第１の実施の形態（図１）のＦＥＴと同様である。
【００３８】
本実施形態では、ゲート電極３９をゲートリセス内３６に形成することで、相互コンダクタンスを向上させることが可能になり、さらなる利得向上が図れる。なお、ゲートリセスおよびフィールドプレートリセスの深さは特に制限されないが、例えば図４のように、フィールドプレートリセス３７を、ゲートリセス３６よりも深く形成することが好ましい。また、図４では、ゲート電極３９上部（ひさし）の形状を、図１とは異なる形状（末端に行くにしたがって細くなる形状）に表しているが、これは単なる例示であり、本発明において、前記ゲート電極上部（ひさし）の形状は、何ら限定されない。図７に、本発明のＦＥＴにおけるゲート電極の形状を例示する。同図は、本発明のＦＥＴにおけるゲート電極部分のみを示した断面図である。図示のとおり、本発明のＦＥＴにおける前記ゲート電極は、例えば、断面がほぼ逆三角形の形状でも良いし、上部の形状が、下方ほど幅が広い傘のような形状でも良い。また、前記ゲート電極の形状は、図７に示した以外の任意の形状でも良い。本実施形態以外の各実施形態においても同様である。
【００３９】
（第４の実施の形態）
上記実施の形態において、フィールドプレート電極の上端がゲート電極の下端と同一高さ、または、フィールドプレート電極の上端がゲート電極の下端よりも低い構造においても、同様な効果を得ることができる。図５の断面図に、そのようなＦＥＴの構造を、模式的に示す。図示のとおり、このＦＥＴは、基板１１に代えて基板５１を、バッファ層１２に代えてバッファ層５２を、動作層１３に代えて動作層５３を、ソース電極１４に代えてソース電極５４を、ドレイン電極１５に代えてドレイン電極５５を、フィールドプレートリセス１６に代えてフィールドプレートリセス５６を、絶縁膜１７に代えて絶縁膜５７を、ゲート電極１８に代えてゲート電極５８を、フィールドプレート電極１９に代えてフィールドプレート電極５９を、保護膜２０に代えて保護膜６０を、それぞれ有する。同図において、動作層５３は、電子走行層６１および電子障壁層６２が、前記順序で積層されて形成されている。フィールドプレートリセス５６は、電子障壁層６２の部分にのみ形成され、電子走行層６１までは達していない。これら以外は、同図のＦＥＴの構造は、第１の実施の形態（図１）のＦＥＴと同様である。
【００４０】
電子走行層６１および電子障壁層６２の形成材料は、特に制限されない。例えば、電子走行層６１はＧａＮで形成され、電子障壁層６２はＡｌＧａＮで形成されることが好ましい。
【００４１】
別の一例として、電子走行層６１はＧａＮで形成され、電子障壁層６２はＡｌＧａＮ層およびＧａＮ層がこの順序で積層された二層構造であっても良い。
【００４２】
さらに別の一例として、電子走行層６１は、ＡｌＧａＮ層およびＧａＮ層がこの順序で積層された二層構造であり、電子障壁層６２は、ＡｌＧａＮ層およびＧａＮ層がこの順序で積層された二層構造であっても良い。
【００４３】
本実施形態では、フィールドプレート電極を、電子障壁層のフィールドプレートリセス内に形成したことで、相互コンダクタンスの向上が可能になり、さらなる利得向上がはかれる。
【００４４】
なお、図５において、フィールドプレート電極５９は、その全体が絶縁膜５７の中に埋め込まれている。すなわち、フィールドプレート電極５９は、その全面が絶縁膜５７で覆われている。ただし、これは例示であって、この構造には限定されない。
【００４５】
（第５の実施の形態）
上記実施の形態において、ゲートリセス、もしくは、フィールドプレートリセスが台形形状な構造においても、同様な効果を得ることができる。図６の断面図に、そのようなＦＥＴの構造の一例を模式的に示す。図示のとおり、このＦＥＴは、基板３１に代えて基板７１を、バッファ層３２に代えてバッファ層７２を、動作層３３に代えて動作層７３を、ソース電極３４に代えてソース電極７４を、ドレイン電極３５に代えてドレイン電極７５を、ゲートリセス３６に代えてゲートリセス７６を、フィールドプレートリセス３７に代えてフィールドプレートリセス７７を、絶縁膜３８に代えて絶縁膜７８を、ゲート電極３９に代えてゲート電極７９を、フィールドプレート電極４０に代えてフィールドプレート電極８０を、保護膜４１に代えて保護膜８１を、それぞれ有する。同図において、動作層７３は、電子走行層８２および電子障壁層８３が、前記順序で積層されて形成されている。フィールドプレートリセス７７は、電子障壁層８３の部分にのみ形成され、電子走行層８２までは達していない。ゲートリセス７６は、底辺が短い台形形状を有し、フィールドプレートリセス７７は、底辺が短い台形形状を有する。これ以外は、同図のＦＥＴの構造は、第３の実施の形態（図４）のＦＥＴと同様である。
【００４６】
ゲートリセスおよびフィールドプレートリセスの深さは特に制限されないが、例えば図６のように、フィールドプレートリセス７７を、ゲートリセス７６よりも深く形成することが好ましい。
【００４７】
ゲートリセス７６は、底辺が長い台形構造でもよい。また、ゲートリセス７６は、なくても良いが、実施の形態３で述べた理由により、ゲートリセスを形成することが好ましい。
【００４８】
また、フィールドプレートリセス７７は、底辺が長い台形構造でもよい。
【００４９】
本実施形態では、ゲートリセスおよびフィールドプレートリセスの一方または両方を台形構造にすることで、電子障壁層の電界を緩和することが可能になり、耐圧を維持したまま、利得向上がはかれる。
【００５０】
なお、図６において、電子走行層８２および電子障壁層８３は特に制限されず、例えば、第４の実施の形態（図５）における電子走行層６１および電子障壁層６２と同様で良い。
【００５１】
また、図６において、フィールドプレート電極８０は、その全体が絶縁膜７８の中に埋め込まれている。すなわち、フィールドプレート電極８０は、その全面が絶縁膜７８で覆われている。ただし、これは例示であって、この構造には限定されない。
【００５２】
また、図６では、ゲート電極７９上部（ひさし）の形状を、末端に行くにしたがって細くなる形状に表しているが、これは単なる例示であり、前記ゲート電極上部（ひさし）の形状は、何ら限定されない。
【００５３】
以上、本発明の各実施形態について説明したが、本発明はこれらに限定されず、本発明の範囲内であれば、種々の変更が可能である。
【００５４】
本発明の電界効果トランジスタの用途は特に制限されず、例えば、電力制御用、通信用等の各種用途に広く用いることができる。また、前述の通り、本発明の電子装置は、本発明の電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明の電界効果トランジスタを演算素子として含む）、等に広く用いることができる。
【００５５】
上記の実施形態の一部または全部は、以下の付記のようにも記載しうるが、以下には限定されない。
【００５６】
（付記１）
基板、動作層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極、および絶縁膜を有し、
前記動作層は、前記基板上に形成され、
前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜は、前記動作層上に形成され、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、
前記絶縁膜は、前記ゲート電極および前記ドレイン電極の間に配置され、
前記フィールドプレート電極は、前記絶縁膜上に形成され、かつ、前記ソース電極と電気的に接続され、
前記ゲート電極上部は、前記ソース電極側および前記ドレイン電極側に突出した突出部を有し、
前記フィールドプレート電極下端は、前記ゲート電極下端よりも下方に配置され、
前記フィールドプレート電極上端は、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置されていることを特徴とする電界効果トランジスタ。
【００５７】
（付記２）
前記動作層が、ＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、およびＡｌＮ層からなる群から選択される少なくとも一つの層であることを特徴とする付記１に記載の電界効果トランジスタ。
【００５８】
（付記３）
前記動作層上部に、フィールドプレートリセスが形成され、
前記フィールドプレート電極は、前記絶縁膜を介して前記フィールドプレートリセスを埋め込むように配置されていることを特徴とする付記１または２に記載の電界効果トランジスタ。
【００５９】
（付記４）
さらに、ゲート絶縁膜を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記動作層上方に配置されていることを特徴とする付記１から３のいずれかに記載の電界効果トランジスタ。
【００６０】
（付記５）
前記ゲート絶縁膜と、前記フィールドプレート電極下方の前記絶縁膜とが、同一の材料により形成されていることを特徴とする付記４記載の電界効果トランジスタ。
【００６１】
（付記６）
前記絶縁膜が、窒化シリコン膜および酸化アルミ膜の少なくとも一方であることを特徴とする付記１から５のいずれかに記載の電界効果トランジスタ。
【００６２】
（付記７）
基板上に動作層を形成する動作層形成工程と、
前記動作層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜を形成する電極形成工程と、
前記絶縁膜上に、フィールドプレート電極を、前記ソース電極と電気的に接続されるように形成するフィールドプレート電極形成工程とを有し、
前記電極形成工程において、前記ゲート電極を、前記ソース電極および前記ドレイン電極の間に配置し、電気ゲート電極上部に、前記ソース電極側および前記ドレイン電極側に突出した突出部を形成し、かつ、前記絶縁膜を、前記ゲート電極および前記ドレイン電極の間に配置し、
前記フィールドプレート電極形成工程において、前記フィールドプレート電極下端を、前記ゲート電極下端よりも下方に配置し、かつ、前記フィールドプレート電極上端を、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置することを特徴とする電界効果トランジスタの製造方法。
【００６３】
（付記８）
付記１から６のいずれかに記載の電界効果トランジスタを含むことを特徴とする電子装置。
【符号の説明】
【００６４】
１、１８、２８、３９、５８、７９ ゲート電極
２、１４、２４、３４、５４、７４ ソース電極
３、１５、２５、３５、５５、７５ ドレイン電極
４、１３、２３、３３、５３、７３ 動作層
５、７、１７、２７、３８、５７、７８ 絶縁膜
６、１９、２９、４０、５９、８０ フィールドプレート電極
１１、２１、３１、５１、７１ 半導体基板
１２、２２、３２、５２、７２ バッファ層
１６、２６、３７、５６、７７ フィールドプレートリセス
２０、３０、４１、６０、８１ 保護膜
３６、７６ ゲートリセス
６１、８２ 電子走行層
６２、８３ 電子障壁層
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、利得および動作周波数の高い電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）が実用化されている。例えば、特許文献１の図１に記載されている電界効果トランジスタは、ソース電極に電気的に接続されたフィールドプレート電極の一部または全部が、Ｔ字型を有したゲート電極下に位置している。
【０００３】
特許文献１に記載された前記電界効果トランジスタ（ＦＥＴ）の構造の概略は、例えば、図９の断面図のように表すことができる。図示のとおり、このＦＥＴは、Ｔ字型の頂部を備えるゲート電極１と、ソース電極２と、ドレイン電極３と、動作層４上に接触した絶縁膜５と、前記絶縁膜５上に接触したフィールドプレート電極６と、前記フィールドプレート電極６を覆う絶縁膜７とを有する。前記フィールドプレート電極６は、前記ソース電極２と電気的に接続されており、前記フィールドプレート電極６は、前記ゲート電極１のＴ字型頂部の下に位置しており、前記絶縁膜７は、前記ゲート電極１のＴ字型頂部と接触していない。
【０００４】
図９のＦＥＴの構造によれば、フィールドプレート電極とゲート電極との間の容量を増加させずに、ソース電極に電気的に接続されたフィールドプレート電極が、ゲート電極とドレイン電極の間の電界を遮ることで、ゲートドレイン間容量を低減することが可能になる。これにより、半導体装置の利得、および、動作周波数を高くすることが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１２４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のＦＥＴをミリ波以上の周波数に適用した場合、いくつかの問題が生じる。
【０００７】
第１の問題点は、フィールドプレート電極を設けることで、フィールドプレート電極が無い構造よりも、低い周波数での利得は向上するが、ミリ波以上の高い周波数では、実際には利得および動作周波数が低下することである。その理由は、フィールドプレート電極下方の絶縁膜を介してフィールドプレート電極と動作層との間に形成された容量がミリ波以上の周波数で高周波的にショートすることで、このフィールドプレート電極がゲート電極として機能し、利得を下げるためである。
【０００８】
第２の問題点は、高周波動作化のためにフィールドプレート電極と動作層との間に形成された容量を下げようとすると、ゲート電極とフィールドプレート電極との間の容量が増加することである。その理由は、フィールドプレート電極と動作層との間に形成された容量を下げるためにフィールドプレート電極下方の絶縁膜を厚くすると、フィールドプレート電極上の絶縁膜とゲート電極のＴ字型頂部とが近接または接触するためである。
【０００９】
そこで、本発明は、ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタ、電界効果トランジスタの製造方法、および、電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の電界効果トランジスタは、
基板、動作層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極、および絶縁膜を有し、
前記動作層は、前記基板上に形成され、
前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜は、前記動作層上に形成され、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、
前記絶縁膜は、前記ゲート電極および前記ドレイン電極の間に配置され、
前記フィールドプレート電極は、前記絶縁膜上に形成され、かつ、前記ソース電極と電気的に接続され、
前記ゲート電極上部は、前記ソース電極側および前記ドレイン電極側に突出した突出部を有し、
前記フィールドプレート電極下端は、前記ゲート電極下端よりも下方に配置され、
前記フィールドプレート電極上端は、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置されていることを特徴とする。
【００１１】
本発明の電界効果トランジスタの製造方法は、
基板上に動作層を形成する動作層形成工程と、
前記動作層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜を形成する電極形成工程と、
前記絶縁膜上に、フィールドプレート電極を、前記ソース電極と電気的に接続されるように形成するフィールドプレート電極形成工程とを有し、
前記電極形成工程において、前記ゲート電極を、前記ソース電極および前記ドレイン電極の間に配置し、電気ゲート電極上部に、前記ソース電極側および前記ドレイン電極側に突出した突出部を形成し、かつ、前記絶縁膜を、前記ゲート電極および前記ドレイン電極の間に配置し、
前記フィールドプレート電極形成工程において、前記フィールドプレート電極下端を、前記ゲート電極下端よりも下方に配置し、かつ、前記フィールドプレート電極上端を、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置することを特徴とする。
【００１２】
本発明の電子装置は、本発明の電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタ、電界効果トランジスタの製造方法、および、電子装置を提供することが可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の電界効果トランジスタの第１の実施の形態を模式的に示す断面図である。
【図２】本発明の電界効果トランジスタの第２の実施の形態を模式的に示す断面図である。
【図３】本発明の効果を例示するグラフである。
【図４】本発明の電界効果トランジスタの第３の実施の形態を模式的に示す断面図である。
【図５】本発明の電界効果トランジスタの第４の実施の形態を模式的に示す断面図である。
【図６】本発明の電界効果トランジスタの第５の実施の形態を模式的に示す断面図である。
【図７】ゲート電極の形状を模式的に例示する断面図である。
【図８】本発明の効果を例示するグラフである。
【図９】特許文献１の電界効果トランジスタの構造を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
本発明において「オーミック接触」または「ショットキー接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーミック接触またはショットキー接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。例えば、フィールドプレート電極およびソース電極が電気的に接続されている状態とは、フィールドプレート電極およびソース電極が、絶縁膜および動作層を介してつなぎ合わされた状態でも良いし、他の任意の接続状態でも良い。
【００１６】
また、本発明において、「上に」または「上方に」は、特に断らない限り、上面に直接接触している状態でも良いし、間に他の構成要素等が存在していても良い。同様に、「下に」または「下方に」も同様とする。また、「上面に」は、上面に直接接触している状態を指す。「下面に」も同様とする。本発明の電界効果トランジスタにおいて、「上」「上方」とは、特に断らない限り、前記動作層において、前記ソース電極、前記ドレイン電極、前記ゲート電極、前記フィールドプレート電極、および前記絶縁膜が形成された面側を指す。本発明の半導体装置の各構成要素において、「上面」は、特に断らない限り、前記「上」または「上方」側の面を指す。
【００１７】
また、本発明において、「組成」および「組成比」とは、例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」というものとする。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。また、本発明において、「距離」は、特に断らない限り、最短距離をいう。
【００１８】
以下、本発明の具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本発明は、以下の説明により限定されない。また、説明の便宜上、図面およびその説明等は、適宜、誇張・簡略化等する場合がある。
【００１９】
（第１の実施の形態）
図１の断面図に、本実施形態のＦＥＴの構造を模式的に示す。図示のとおり、このＦＥＴは、基板１１、動作層１３、ソース電極１４、ドレイン電極１５、絶縁膜１７、ゲート電極１８、およびフィールドプレート電極１９を有する。本実施形態のＦＥＴは、さらに、バッファ層１２を有し、基板１１上に、バッファ層１２および動作層１３が、前記順序で積層されている。ソース電極１４、ドレイン電極１５、絶縁膜１７およびゲート電極１８は、動作層１３上に形成されている。ソース電極１４およびドレイン電極１５は、動作層１３にオーム性接触している。ゲート電極１８は、ソース電極１４およびドレイン電極１５の間に配置されている。ソース電極１４およびドレイン電極１５の間の動作層上部には、フィールドプレートリセス（開口部）１６が形成されている。絶縁膜１７は、ソース電極１４およびドレイン電極１５の間に配置され、動作層１３上に堆積されるとともに、フィールドプレートリセス１６上にも堆積されている。また、図１では、絶縁膜１７は、ゲート絶縁膜を兼ねており、ソース電極１４およびドレイン電極１５の間に配置されるとともに、ゲート電極１８の下にも配置されている。すなわち、本実施形態では、ゲート電極１８は、絶縁膜（ゲート絶縁膜）１７上に配置されている。フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続されている。また、フィールドプレート電極１９は、絶縁膜１７を介して、フィールドプレートリセス（開口部）１６を埋め込むように配置されている。ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出した突出部を有する。同図では、ゲート電極１８上部は、ひさしのような形状を有している。フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置されている。フィールドプレート電極１９上端は、ゲート電極１８上部におけるドレイン電極１５側の突出部よりも下方に配置されている。図１のＦＥＴでは、フィールドプレート電極１９の少なくとも一部が、ゲート電極１８上部（ひさし）に対し、基板１１平面と垂直方向に重なり合うように（ひさしの直下に）形成されている。また、図１のＦＥＴは、さらに、保護膜２０を有する。保護膜２０は、絶縁膜（ゲート絶縁膜１７）、ゲート電極１８、およびフィールドプレート電極１９の表面を覆うように形成されている。
【００２０】
図８のグラフに、本実施形態のＦＥＴにおける周波数と利得との関係のシミュレーション結果を例示する。同図において、横軸は、周波数（Ｈｚ）であり、縦軸は、利得（ｄＢ）である。同図中、実線で示した「実施形態」は、本実施形態のＦＥＴのシミュレーション結果を示す。破線で示した「参考例（フィールドプレート電極有り）」は、図９に示した構造のＦＥＴのシミュレーション結果を示す。一点鎖線で示した「参考例（フィールドプレート電極無し）」は、図９に示した構造のＦＥＴからフィールドプレート電極を除いたＦＥＴのシミュレーション結果を示す。図８に示すように、図９の構造のＦＥＴでは、で示すように、フィールドプレート電極を設けることで、フィールドプレート電極が無い構造よりも、低い周波数での利得は向上するが、ミリ波以上の高い周波数では、実際には利得および動作周波数が低下する。これに対し、本実施形態のＦＥＴによれば、高周波数でも高い利得が得られる。ただし、図８は、理論計算によるシミュレーション結果の一例であり、本発明を何ら限定しない。
【００２１】
なお、本発明においては、前記バッファ層はなくても良いが、例えば図１のように、動作層と基板との間にバッファ層が配置されていることが好ましい。
【００２２】
基板１１の材質は特に限定されないが、シリコン基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板のいずれかであることが望ましい。また、基板１１は、半導体基板であることが好ましい。
【００２３】
動作層１３の形成材料は、特に限定されないが、窒化物半導体であることが好ましく、III族窒化物半導体であることがより好ましい。
【００２４】
動作層１３は、一層のみでも、複数の層からなっていても良い。例えば、動作層１３は、電子走行層となるＧａＮ層、および電子障壁層となるＡｌＧａＮ層が、前記順序で積層されて形成されていることが好ましい。
【００２５】
別の一例として、動作層１３は、電子走行層となるＧａＮ層、電子障壁層となるＡｌＧａＮ層、およびコンタクト層または保護膜となるＧａＮ層が、前記順序で積層されて形成されていることが好ましい。
【００２６】
絶縁膜１７は、特に限定されないが、窒化シリコン膜または酸化アルミ膜が好ましい。
【００２７】
フィールドプレート電極１９は、図では矩形形状であるが、これに限定されず、例えば、上辺が底辺よりも短い台形形状、または、上辺が底辺よりも長い台形形状でもよい。
【００２８】
本発明のＦＥＴでは、フィールドプレートリセス（開口埋め込み部）は、なくても良いが、例えば図１のように、フィールドプレートリセスが形成され、前記フィールドプレート電極が、前記絶縁膜を介して前記フィールドプレートリセスを埋め込むように配置されていることが好ましい。これにより、前記フィールドプレート電極を、低い位置に配置しやすいためである。
【００２９】
本実施形態のＦＥＴでは、図１のように、フィールドプレート電極１９の下端がゲート電極１８の下端よりも下方に配置されている。このため、フィールドプレート電極１９がゲートとして機能したとしても、ミリ波以上の周波数においても高い利得が得られる。このように、本発明のＦＥＴは、フィールドプレート電極の下端がゲート電極の下端よりも下方に配置されているため、フィールドプレート電極がゲートとして機能したとしても、ミリ波以上の周波数での利得の低下を引き起こさない。
【００３０】
また、本発明のＦＥＴは、例えば図１のように、フィールドプレート電極１９をフィールドプレートリセス１６内に形成することで、ゲート電極１８の上部（ひさし）と接触しにくくなる。これにより、フィールドプレート電極１９とゲート電極１８との間の容量をさらに低く抑えることが可能になり、さらに高い利得が得られる。
【００３１】
本発明のＦＥＴにおいては、ゲート絶縁膜はなくても良い。例えば、前記ゲート電極が、前記動作層上面に直接ショットキー接触していても良い。しかしながら、本発明のＦＥＴがゲート絶縁膜を有し、前記ゲート電極が、前記ゲート絶縁膜を介して前記動作層上方に形成されていることが好ましい。また、前記ゲート絶縁膜は、前記フィールドプレート電極下の絶縁膜と別体でも良いし、別の材質により形成されていても良いが、例えば図１のように、前記両絶縁膜が一体の絶縁膜１７として形成されていることが好ましい。また、本発明では、前記両絶縁膜を同一の材料（同一の組成）により形成することで、絶縁膜の組成比等のばらつきの影響を受けずに、安定して高い利得を得やすい。特に、図１のように、フィールドプレート電極１９の下の絶縁膜１７とゲート電極１８の下の絶縁膜１７の材料（組成）と膜厚を同じにすれば、絶縁膜の膜厚および組成比のばらつきの影響を受けずに、ミリ波以上の周波数においても安定して高い利得が得られやすい。
【００３２】
本発明のＦＥＴの製造方法および動作方法は、特に制限されず、例えば、一般的なＦＥＴまたは半導体装置の製造方法、動作方法等を参考にして適宜実施することができる。例えば、前記動作層は、気相成長法によるエピタキシャル成長等により形成しても良い。前記フィールドプレートリセス等のリセス（開口部）は、例えば、パターニングおよびエッチングを用いて形成しても良い。各電極は、例えば、スパッタ法等により形成しても良い。本実施形態および以下の各実施形態において同様である。
【００３３】
（第２の実施の形態）
前記第１の実施の形態において、フィールドプレート電極がゲート電極の上部（ひさし）直下に無い構成においても、同様な効果を得ることができる。本実施形態においては、そのような構造のＦＥＴについて示す。
【００３４】
図２の断面図に、本実施形態のＦＥＴの構造を模式的に示す。図示のとおり、このＦＥＴは、基板１１に代えて基板２１を、バッファ層１２に代えてバッファ層２２を、動作層１３に代えて動作層２３を、ソース電極１４に代えてソース電極２４を、ドレイン電極１５に代えてドレイン電極２５を、フィールドプレートリセス１６に代えてフィールドプレートリセス２６を、絶縁膜１７に代えて絶縁膜２７を、ゲート電極１８に代えてゲート電極２８を、フィールドプレート電極１９に代えてフィールドプレート電極２９を、保護膜２０に代えて保護膜３０を、それぞれ有する。同図のＦＥＴの構造は、フィールドプレート電極２９が、ゲート電極１８の上部（ひさし）に対し、基板平面と垂直方向に重なり合っていない。すなわち、フィールドプレート電極２９は、ゲート電極１８の上部（ひさし）の直下よりも外側（図において右側）に配置されている。これ以外は、同図のＦＥＴの構造は、第１の実施の形態（図１）のＦＥＴと同様である。
【００３５】
ゲート電極２８の上部（ひさし）の末端からフィールドプレート電極２９の末端までの、基板平面に平行方向の距離ＬＧＦは、図示のように、０〜０．３μｍの範囲であることが好ましい。これにより、例えば図３のように、利得低下要因となる、容量と抵抗の増加を抑えることが可能になる。なお、図３は、前記ＬＧＦと、ドレイン抵抗またはゲートソース間容量との関係のシミュレーション結果を例示するグラフである。ただし、同図は一例であって、本発明はこれに限定されない。
【００３６】
本実施形態のＦＥＴでは、ゲート電極２８のひさし下にフィールドプレート電極２９がないため、ゲート電極とフィールドプレート電極との間の容量をより低く抑えることが可能になる。
【００３７】
（第３の実施の形態）
上記実施の形態において、ゲートリセスを有する構成においても、同様な効果を得ることができる。図４の断面図に、そのようなＦＥＴの構造を模式的に示す。図示のとおり、このＦＥＴは、基板１１に代えて基板３１を、バッファ層１２に代えてバッファ層３２を、動作層１３に代えて動作層３３を、ソース電極１４に代えてソース電極３４を、ドレイン電極１５に代えてドレイン電極３５を、フィールドプレートリセス１６に代えてフィールドプレートリセス３７を、絶縁膜１７に代えて絶縁膜３８を、ゲート電極１８に代えてゲート電極３９を、フィールドプレート電極１９に代えてフィールドプレート電極４０を、保護膜２０に代えて保護膜４１を、それぞれ有する。同図のＦＥＴは、動作層３３上部の、ゲート電極３９が配置される位置に、さらに、ゲートリセス（開口埋め込み部）３６が形成されている。ゲート電極３９は、絶縁膜３８を介して、ゲートリセス３６を埋め込むように形成されている。これ以外は、同図のＦＥＴの構造は、第１の実施の形態（図１）のＦＥＴと同様である。
【００３８】
本実施形態では、ゲート電極３９をゲートリセス内３６に形成することで、相互コンダクタンスを向上させることが可能になり、さらなる利得向上が図れる。なお、ゲートリセスおよびフィールドプレートリセスの深さは特に制限されないが、例えば図４のように、フィールドプレートリセス３７を、ゲートリセス３６よりも深く形成することが好ましい。また、図４では、ゲート電極３９上部（ひさし）の形状を、図１とは異なる形状（末端に行くにしたがって細くなる形状）に表しているが、これは単なる例示であり、本発明において、前記ゲート電極上部（ひさし）の形状は、何ら限定されない。図７に、本発明のＦＥＴにおけるゲート電極の形状を例示する。同図は、本発明のＦＥＴにおけるゲート電極部分のみを示した断面図である。図示のとおり、本発明のＦＥＴにおける前記ゲート電極は、例えば、断面がほぼ逆三角形の形状でも良いし、上部の形状が、下方ほど幅が広い傘のような形状でも良い。また、前記ゲート電極の形状は、図７に示した以外の任意の形状でも良い。本実施形態以外の各実施形態においても同様である。
【００３９】
（第４の実施の形態）
上記実施の形態において、フィールドプレート電極の上端がゲート電極の下端と同一高さ、または、フィールドプレート電極の上端がゲート電極の下端よりも低い構造においても、同様な効果を得ることができる。図５の断面図に、そのようなＦＥＴの構造を、模式的に示す。図示のとおり、このＦＥＴは、基板１１に代えて基板５１を、バッファ層１２に代えてバッファ層５２を、動作層１３に代えて動作層５３を、ソース電極１４に代えてソース電極５４を、ドレイン電極１５に代えてドレイン電極５５を、フィールドプレートリセス１６に代えてフィールドプレートリセス５６を、絶縁膜１７に代えて絶縁膜５７を、ゲート電極１８に代えてゲート電極５８を、フィールドプレート電極１９に代えてフィールドプレート電極５９を、保護膜２０に代えて保護膜６０を、それぞれ有する。同図において、動作層５３は、電子走行層６１および電子障壁層６２が、前記順序で積層されて形成されている。フィールドプレートリセス５６は、電子障壁層６２の部分にのみ形成され、電子走行層６１までは達していない。これら以外は、同図のＦＥＴの構造は、第１の実施の形態（図１）のＦＥＴと同様である。
【００４０】
電子走行層６１および電子障壁層６２の形成材料は、特に制限されない。例えば、電子走行層６１はＧａＮで形成され、電子障壁層６２はＡｌＧａＮで形成されることが好ましい。
【００４１】
別の一例として、電子走行層６１はＧａＮで形成され、電子障壁層６２はＡｌＧａＮ層およびＧａＮ層がこの順序で積層された二層構造であっても良い。
【００４２】
さらに別の一例として、電子走行層６１は、ＡｌＧａＮ層およびＧａＮ層がこの順序で積層された二層構造であり、電子障壁層６２は、ＡｌＧａＮ層およびＧａＮ層がこの順序で積層された二層構造であっても良い。
【００４３】
本実施形態では、フィールドプレート電極を、電子障壁層のフィールドプレートリセス内に形成したことで、相互コンダクタンスの向上が可能になり、さらなる利得向上がはかれる。
【００４４】
なお、図５において、フィールドプレート電極５９は、その全体が絶縁膜５７の中に埋め込まれている。すなわち、フィールドプレート電極５９は、その全面が絶縁膜５７で覆われている。ただし、これは例示であって、この構造には限定されない。
【００４５】
（第５の実施の形態）
上記実施の形態において、ゲートリセス、もしくは、フィールドプレートリセスが台形形状な構造においても、同様な効果を得ることができる。図６の断面図に、そのようなＦＥＴの構造の一例を模式的に示す。図示のとおり、このＦＥＴは、基板３１に代えて基板７１を、バッファ層３２に代えてバッファ層７２を、動作層３３に代えて動作層７３を、ソース電極３４に代えてソース電極７４を、ドレイン電極３５に代えてドレイン電極７５を、ゲートリセス３６に代えてゲートリセス７６を、フィールドプレートリセス３７に代えてフィールドプレートリセス７７を、絶縁膜３８に代えて絶縁膜７８を、ゲート電極３９に代えてゲート電極７９を、フィールドプレート電極４０に代えてフィールドプレート電極８０を、保護膜４１に代えて保護膜８１を、それぞれ有する。同図において、動作層７３は、電子走行層８２および電子障壁層８３が、前記順序で積層されて形成されている。フィールドプレートリセス７７は、電子障壁層８３の部分にのみ形成され、電子走行層８２までは達していない。ゲートリセス７６は、底辺が短い台形形状を有し、フィールドプレートリセス７７は、底辺が短い台形形状を有する。これ以外は、同図のＦＥＴの構造は、第３の実施の形態（図４）のＦＥＴと同様である。
【００４６】
ゲートリセスおよびフィールドプレートリセスの深さは特に制限されないが、例えば図６のように、フィールドプレートリセス７７を、ゲートリセス７６よりも深く形成することが好ましい。
【００４７】
ゲートリセス７６は、底辺が長い台形構造でもよい。また、ゲートリセス７６は、なくても良いが、実施の形態３で述べた理由により、ゲートリセスを形成することが好ましい。
【００４８】
また、フィールドプレートリセス７７は、底辺が長い台形構造でもよい。
【００４９】
本実施形態では、ゲートリセスおよびフィールドプレートリセスの一方または両方を台形構造にすることで、電子障壁層の電界を緩和することが可能になり、耐圧を維持したまま、利得向上がはかれる。
【００５０】
なお、図６において、電子走行層８２および電子障壁層８３は特に制限されず、例えば、第４の実施の形態（図５）における電子走行層６１および電子障壁層６２と同様で良い。
【００５１】
また、図６において、フィールドプレート電極８０は、その全体が絶縁膜７８の中に埋め込まれている。すなわち、フィールドプレート電極８０は、その全面が絶縁膜７８で覆われている。ただし、これは例示であって、この構造には限定されない。
【００５２】
また、図６では、ゲート電極７９上部（ひさし）の形状を、末端に行くにしたがって細くなる形状に表しているが、これは単なる例示であり、前記ゲート電極上部（ひさし）の形状は、何ら限定されない。
【００５３】
以上、本発明の各実施形態について説明したが、本発明はこれらに限定されず、本発明の範囲内であれば、種々の変更が可能である。
【００５４】
本発明の電界効果トランジスタの用途は特に制限されず、例えば、電力制御用、通信用等の各種用途に広く用いることができる。また、前述の通り、本発明の電子装置は、本発明の電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明の電界効果トランジスタを演算素子として含む）、等に広く用いることができる。
【００５５】
上記の実施形態の一部または全部は、以下の付記のようにも記載しうるが、以下には限定されない。
【００５６】
（付記１）
基板、動作層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極、および絶縁膜を有し、
前記動作層は、前記基板上に形成され、
前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜は、前記動作層上に形成され、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、
前記絶縁膜は、前記ゲート電極および前記ドレイン電極の間に配置され、
前記フィールドプレート電極は、前記絶縁膜上に形成され、かつ、前記ソース電極と電気的に接続され、
前記ゲート電極上部は、前記ソース電極側および前記ドレイン電極側に突出した突出部を有し、
前記フィールドプレート電極下端は、前記ゲート電極下端よりも下方に配置され、
前記フィールドプレート電極上端は、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置されていることを特徴とする電界効果トランジスタ。
【００５７】
（付記２）
前記動作層が、ＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、およびＡｌＮ層からなる群から選択される少なくとも一つの層であることを特徴とする付記１に記載の電界効果トランジスタ。
【００５８】
（付記３）
前記動作層上部に、フィールドプレートリセスが形成され、
前記フィールドプレート電極は、前記絶縁膜を介して前記フィールドプレートリセスを埋め込むように配置されていることを特徴とする付記１または２に記載の電界効果トランジスタ。
【００５９】
（付記４）
さらに、ゲート絶縁膜を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記動作層上方に配置されていることを特徴とする付記１から３のいずれかに記載の電界効果トランジスタ。
【００６０】
（付記５）
前記ゲート絶縁膜と、前記フィールドプレート電極下方の前記絶縁膜とが、同一の材料により形成されていることを特徴とする付記４記載の電界効果トランジスタ。
【００６１】
（付記６）
前記絶縁膜が、窒化シリコン膜および酸化アルミ膜の少なくとも一方であることを特徴とする付記１から５のいずれかに記載の電界効果トランジスタ。
【００６２】
（付記７）
基板上に動作層を形成する動作層形成工程と、
前記動作層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜を形成する電極形成工程と、
前記絶縁膜上に、フィールドプレート電極を、前記ソース電極と電気的に接続されるように形成するフィールドプレート電極形成工程とを有し、
前記電極形成工程において、前記ゲート電極を、前記ソース電極および前記ドレイン電極の間に配置し、電気ゲート電極上部に、前記ソース電極側および前記ドレイン電極側に突出した突出部を形成し、かつ、前記絶縁膜を、前記ゲート電極および前記ドレイン電極の間に配置し、
前記フィールドプレート電極形成工程において、前記フィールドプレート電極下端を、前記ゲート電極下端よりも下方に配置し、かつ、前記フィールドプレート電極上端を、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置することを特徴とする電界効果トランジスタの製造方法。
【００６３】
（付記８）
付記１から６のいずれかに記載の電界効果トランジスタを含むことを特徴とする電子装置。
【符号の説明】
【００６４】
１、１８、２８、３９、５８、７９ ゲート電極
２、１４、２４、３４、５４、７４ ソース電極
３、１５、２５、３５、５５、７５ ドレイン電極
４、１３、２３、３３、５３、７３ 動作層
５、７、１７、２７、３８、５７、７８ 絶縁膜
６、１９、２９、４０、５９、８０ フィールドプレート電極
１１、２１、３１、５１、７１ 半導体基板
１２、２２、３２、５２、７２ バッファ層
１６、２６、３７、５６、７７ フィールドプレートリセス
２０、３０、４１、６０、８１ 保護膜
３６、７６ ゲートリセス
６１、８２ 電子走行層
６２、８３ 電子障壁層
【特許請求の範囲】
【請求項１】
基板、動作層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極、および絶縁膜を有し、
前記動作層は、前記基板上に形成され、
前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜は、前記動作層上に形成され、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、
前記絶縁膜は、前記ゲート電極および前記ドレイン電極の間に配置され、
前記フィールドプレート電極は、前記絶縁膜上に形成され、かつ、前記ソース電極と電気的に接続され、
前記ゲート電極上部は、前記ソース電極側および前記ドレイン電極側に突出した突出部を有し、
前記フィールドプレート電極下端は、前記ゲート電極下端よりも下方に配置され、
前記フィールドプレート電極上端は、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記動作層が、ＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、およびＡｌＮ層からなる群から選択される少なくとも一つの層であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記動作層上部に、フィールドプレートリセスが形成され、
前記フィールドプレート電極は、前記絶縁膜を介して前記フィールドプレートリセスを埋め込むように配置されていることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
さらに、ゲート絶縁膜を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記動作層上方に配置されていることを特徴とする請求項１から３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記ゲート絶縁膜と、前記フィールドプレート電極下方の前記絶縁膜とが、同一の材料により形成されていることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記絶縁膜が、窒化シリコン膜および酸化アルミ膜の少なくとも一方であることを特徴とする請求項１から５のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
基板上に動作層を形成する動作層形成工程と、
前記動作層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜を形成する電極形成工程と、
前記絶縁膜上に、フィールドプレート電極を、前記ソース電極と電気的に接続されるように形成するフィールドプレート電極形成工程とを有し、
前記電極形成工程において、前記ゲート電極を、前記ソース電極および前記ドレイン電極の間に配置し、電気ゲート電極上部に、前記ソース電極側および前記ドレイン電極側に突出した突出部を形成し、かつ、前記絶縁膜を、前記ゲート電極および前記ドレイン電極の間に配置し、
前記フィールドプレート電極形成工程において、前記フィールドプレート電極下端を、前記ゲート電極下端よりも下方に配置し、かつ、前記フィールドプレート電極上端を、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置することを特徴とする電界効果トランジスタの製造方法。
【請求項８】
請求項１から６のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。
【請求項１】
基板、動作層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極、および絶縁膜を有し、
前記動作層は、前記基板上に形成され、
前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜は、前記動作層上に形成され、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、
前記絶縁膜は、前記ゲート電極および前記ドレイン電極の間に配置され、
前記フィールドプレート電極は、前記絶縁膜上に形成され、かつ、前記ソース電極と電気的に接続され、
前記ゲート電極上部は、前記ソース電極側および前記ドレイン電極側に突出した突出部を有し、
前記フィールドプレート電極下端は、前記ゲート電極下端よりも下方に配置され、
前記フィールドプレート電極上端は、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記動作層が、ＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、およびＡｌＮ層からなる群から選択される少なくとも一つの層であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記動作層上部に、フィールドプレートリセスが形成され、
前記フィールドプレート電極は、前記絶縁膜を介して前記フィールドプレートリセスを埋め込むように配置されていることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
さらに、ゲート絶縁膜を有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記動作層上方に配置されていることを特徴とする請求項１から３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記ゲート絶縁膜と、前記フィールドプレート電極下方の前記絶縁膜とが、同一の材料により形成されていることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記絶縁膜が、窒化シリコン膜および酸化アルミ膜の少なくとも一方であることを特徴とする請求項１から５のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
基板上に動作層を形成する動作層形成工程と、
前記動作層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜を形成する電極形成工程と、
前記絶縁膜上に、フィールドプレート電極を、前記ソース電極と電気的に接続されるように形成するフィールドプレート電極形成工程とを有し、
前記電極形成工程において、前記ゲート電極を、前記ソース電極および前記ドレイン電極の間に配置し、電気ゲート電極上部に、前記ソース電極側および前記ドレイン電極側に突出した突出部を形成し、かつ、前記絶縁膜を、前記ゲート電極および前記ドレイン電極の間に配置し、
前記フィールドプレート電極形成工程において、前記フィールドプレート電極下端を、前記ゲート電極下端よりも下方に配置し、かつ、前記フィールドプレート電極上端を、前記ゲート電極上部における前記ドレイン電極側の突出部よりも下方に配置することを特徴とする電界効果トランジスタの製造方法。
【請求項８】
請求項１から６のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２１０７５４（Ｐ２０１１−２１０７５４Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７３９４２（Ｐ２０１０−７３９４２）
【出願日】平成２２年３月２７日（２０１０．３．２７）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２７日（２０１０．３．２７）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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