半導体装置およびその製造方法
【課題】本発明の半導体装置は、ｎチャネルの高電子移動度トランジスタ（ＨＥＭＴ）とｐチャネル電界効果トランジスタとを単一の基板上に形成した。
【解決手段】ｎチャネル電界効果トランジスタは、第１チャネル層７と、この第１チャネル層７にヘテロ接合し、ｎ型の電荷を供給するｎ型第１障壁層６と、ｎ型第１障壁層６に対してｐｎ接合型の電位障壁を有するｐ型ゲート領域１０とを備え、ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層１３と、ｐｎ接合型の電位障壁を有するｎ型ゲート領域１８とを備える。各トランジスタはｐｎ接合型のゲート領域を有するのでターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させたエンハンスメントモードでの動作を実現した。
【解決手段】ｎチャネル電界効果トランジスタは、第１チャネル層７と、この第１チャネル層７にヘテロ接合し、ｎ型の電荷を供給するｎ型第１障壁層６と、ｎ型第１障壁層６に対してｐｎ接合型の電位障壁を有するｐ型ゲート領域１０とを備え、ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層１３と、ｐｎ接合型の電位障壁を有するｎ型ゲート領域１８とを備える。各トランジスタはｐｎ接合型のゲート領域を有するのでターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させたエンハンスメントモードでの動作を実現した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体系の電界効果トランジスタに関し、特にｎ型の高電子移動度トランジスタとｐ型の電界効果トランジスタとを同一の化合物半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓ系などの化合物半導体層を持つ電界効果トランジスタは電子移動度が高く、良好な周波数特性を有することから、ｎチャネルを使って携帯電話などの高周波領域の分野で広く用いられている。現在、高周波数帯に用いられるｎチャネルＦＥＴ（Field Effect Transistor）は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility
Transistor）が用いられている。また、その変形例であり、エピタキシャル成長によるある程度の格子不整合を許容してさらに高い電子移動度を実現する擬似格子接合高電子移動度トランジスタ（ＰＨＥＭＴ：Pseudomorphic HEMT）が知られている。また、ゲート部にＰＮ接合を形成したＪＰＨＥＭＴ（Junction Pseudomorphic ＨＥＭＴ）（例えば特許文献１を参照）が知られている。ＪＰＨＥＭＴは、ゲートに大きな正電圧を印加してチャネル層に形成されるキャリア欠乏領域を縮小し、チャネル層の寄生抵抗成分を減少させている。
【０００３】
このように、ｎチャネルＦＥＴの高性能化が進んでおり、それに加えて、今後は高集積化が求められており、化合物半導体を用いた相補型（コンプリメンタリ）素子の開発が必要となっている。一般的に、化合物半導体上にｎチャネルとｐチャネルのＦＥＴを同時に形成する方法として、イオン注入技術を使用する手法が知られている。同一基板上にｐ型ドーパントとｎ型ドーパントを打ち分けて、ｎチャネル形成領域とｐチャネル形成領域とを形成する。しかし、このイオン技術注入法を利用する場合は、注入したドーパントを活性化させるために、イオン注入後に少なくとも８００℃以上の高温アニールを行う必要がある。
【０００４】
特許文献２には、化合物半導体上にｎチャネルＦＥＴとｐチャネルＦＥＴを同時に形成する方法が記載されている。ＧａＡｓからなる化合物半導体基板上に、２次元電子ガスをキャリアとするｎチャネル型ヘテロ接合電界効果トランジスタと、２次元正孔ガスをキャリアとするｐチャネル型ヘテロ接合電界効果トランジスタを形成することが記載されている。ｎチャネル型ヘテロ接合電界効果トランジスタは、ノンドープＧａＡｓ層、ノンドープＡｌＧａＡｓ層、ｎ型不純物ドープＡｌＧａＡｓ層、ｎ型不純物ドープＧａＡｓ層を備えている。各層はエピタキシャル成長法により積層形成されている。ｎ型不純物ドープＡｌＧａＡｓ層にはアルミニウム又はチタン／白金／金を用いたゲート電極が、ｎ型不純物ドープＧａＡｓ層には金ゲルマニウム／金を用いたソース・ドレイン電極がそれぞれ形成されている。ｐチャネル型ヘテロ接合電界効果トランジスタは、上記積層構造の上にノンドープＧａＡｓ層、ノンドープＡｌＧａＡｓ層、ｐ型不純物ドープＡｌＧａＡｓ層、ｐ型不純物ドープＧａＡｓ層の各層がエピタキシャル成長法により積層形成されている。ｐ型不純物ドープのＡｌＧａＡｓ層にはＡｌ又はチタン／白金／金を用いたゲート電極が、ｐ型不純物ドープのＧａＡｓ層の上には金／亜鉛／金を用いたソース・ドレイン電極がそれぞれ形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【特許文献２】特開昭６１−６７２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イオン注入技術をＨＥＭＴに用いようとすると、不純物のドーピング後に８００℃以上の温度で熱処理が必要となる。しかし、ヘテロ接合は温度６００℃程度のエピタキシャル成長法により形成されることから、８００℃以上のアニール温度ではヘテロ接合界面において化合物組成元素や不純物元素の相互拡散が生じて、意図するヘテロ接合を実現することが困難であった。
【０００７】
また、特許文献２に記載の各電界効果トランジスタは、各ゲートがショットキー接合型である。このため、閾値電圧を制御すること、あるいはｐチャネルの電界効果トランジスタをエンハンスメントモードで動作させることが難しい。そのため、ｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタを同一基板に形成してリーク電流の小さい相補型トランジスタを構成することが難しい、という課題があった。
【課題を解決するための手段】
【０００８】
本発明においては上記課題を解決するために以下の手段を講じた。
【０００９】
請求項１の発明においては、化合物半導体基板と、前記化合物半導体基板の上に形成され、第１チャネル層と、前記第１チャネル層にヘテロ接合し、前記第１チャネル層にｎ型の電荷を供給するｎ型の第１障壁層と、前記ｎ型の第１障壁層に対してｐｎ接合型の電位障壁を有するｐ型のゲート領域とを備えるｎチャネル電界効果トランジスタ領域と、前記化合物半導体基板の上に形成され、ｐ型の第２チャネル層と、前記ｐ型の第２チャネル層に対してｐｎ接合型の電位障壁を有するｎ型のゲート領域とを含むｐチャネル電界効果トランジスタ領域と、から構成される半導体装置とした。
【００１０】
請求項２の発明においては、前記ｐチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記第１チャネル層、前記ｎ型の第１障壁層、前記第２チャネル層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置とした。
【００１１】
請求項３の発明においては、前記ｎチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記ｐ型の第２チャネル層、前記ｎ型のゲート領域と同時に形成されたｎ型のゲート層、前記第１チャネル層、前記ｎ型の第１障壁層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置とした。
【００１２】
請求項４の発明においては、前記ｎ型のゲート領域と前記ｐ型の第２チャネル層との間にゲートリーク防止層が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置とした。
【００１３】
請求項５の発明においては、前記ｐ型の第２チャネル層には、Ｚｎの拡散層からなるｐ型のソース領域とドレイン領域が、前記ｎ型のゲート領域を挟むように互いに離間して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置とした。
【００１４】
請求項６の発明においては、前記化合物半導体基板と前記第１チャネル層との間に、前記第１チャネル層にｎ型の電荷を供給するｎ型の第２障壁層が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置とした。
【００１５】
請求項７の発明においては、前記ｐチャンネル電界効果トランジスタ領域には、バックゲート電極が形成されている請求項１〜６のいずれか１項に記載の半導体装置とした。
【００１６】
請求項８の発明においては、前記ｐチャンネル電界効果トランジスタのバックゲート電極は、前記前記ｎ型の第１障壁層上に形成されている請求項７に記載の半導体装置とした。
【００１７】
請求項９の発明においては、化合物半導体基板上に、第１バッファ層と、第１チャネル層と、ｎ型の第１障壁層と、第２バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層とを順次エピタキシャル成長させて多層膜を形成する工程と、前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、前記ｐ型の第２チャネル層を選択的に除去して、前記ｎ型のゲート領域を含む前記ｐ型の第２チャネル層が残留するｐチャネル電界効果トランジスタ領域と、前記ｎ型の第１障壁層が残留するｎチャネル電界効果トランジスタ領域とを区画する工程と、前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に第１開口部を形成する工程と、前記第１開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法とした。
【００１８】
請求項１０の発明においては、前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項９に記載の半導体装置の製造方法とした。
【００１９】
請求項１１の発明においては、化合物半導体基板上に、第１バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層と、ｎ型の第２障壁層と、第１チャネル層と、ｎ型の第１障壁層とを順次エピタキシャル成長させて多層膜を形成する工程と、ｐチャネル電界効果トランジスタ領域とｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、前記ｐチャネル電界効果トランジスタ領域の前記ｎ型の第１障壁層、前記第１チャネル層及び前記ｎ型の第２障壁層を選択的に除去する工程と、前記ｐチャネル電界効果トランジスタ領域の前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に開口部を形成する工程と、前記開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法とした。
【００２０】
請求項１２の発明においては、前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項１１に記載の半導体装置の製造方法とした。
【発明の効果】
【００２１】
本発明の半導体装置は、ｎチャネル高電子移動度トランジスタとｐチャネル電界効果トランジスタとを同一の化合物半導体基板上に形成した。ｎチャネル電界効果トランジスタは、第１チャネル層と、この第１チャネル層にヘテロ接合し、第１チャネル層にｎ型の電荷を供給するｎ型の第１障壁層と、ｎ型の第１障壁層に対してｐｎ接合型の電位障壁を有するｐ型のゲート領域とを備えている。ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層と、このｐ型の第２チャネル層に対してｐｎ接合型の電位障壁を有するｎ型のゲート領域とを備えている。これにより、各トランジスタのゲート領域はｐｎ接合型の電位障壁を有しているので、ショットキー接合に比べてターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させることができるとともに、閾値電圧の制御やエンハンスメントモードでの動作を容易に実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る半導体装置の模式的な縦断面図である。
【図２】本発明の他の実施形態に係る半導体装置の模式的な縦断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１２】本発明のさらに他の実施形態に係る半導体装置の模式的な縦断面図である。
【図１３】本発明のさらに他の実施形態に係る半導体装置の特性を示す図である。
【図１４】本発明のさらに他の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１５】本発明のさらに他の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１６】本発明の別の実施形態に係る半導体装置の模式的な縦断面図である。
【発明を実施するための形態】
【００２３】
本発明に係る半導体装置は、一つの化合物半導体基板上にｐチャネル電界効果トランジスタが形成される領域（以下、ｐＦＥＴ領域という。）とｎチャネル電界効果トランジスタが形成される領域（以下、ｎＦＥＴ領域という。）とを備えている。
【００２４】
ｎＦＥＴ領域は、化合物半導体基板上に形成されるｎ型第２障壁層と、第１チャネル層と、ｎ型第１障壁層と、このｎ型第１障壁層に形成されたｐ型ゲート領域と、ゲート電極を備えている。なお、ｎ型第２障壁層は省略することができる。
【００２５】
ｎ型第２障壁層と第１チャネル層との間、及び第１チャネル層とｎ型第１障壁層との間はヘテロ接合界面を構成する。ｎ型第１障壁層及びｎ型第２障壁層は第１チャネル層よりも広いバンドギャップを有している。ｎ型第１障壁層とｐ型ゲート領域との間はｐｎ接合型の電位障壁が生じている。ｐｎ接合に基づく電位障壁はショットキー障壁よりもビルトイン電圧が大きい。そのために、ｐ型ゲート領域に、より大きな正電圧を印加することができる。ｐ型ゲート領域に正電圧を印加すると、第１チャネル層とｎ型第１障壁層又はｎ型第２障壁層との界面に井戸型ポテンシャルが構成される。ｎ型第１障壁層又はｎ型第２障壁層からこの井戸型ポテンシャルに供給された電子は高移動度の２次元電子ガスとして振舞う。その結果、図示しないソース領域とドレイン領域間を電子の高速移動が可能となり、高速動作のスイッチング素子を実現することができる。
【００２６】
ｐＦＥＴ領域は、ｎ型第１障壁層の上に形成されるゲートリーク防止層と、第２チャネル層と、ｎ型ゲート領域と、ソース領域及びドレイン領域を備えている。ゲートリーク防止層を形成したのでゲートのリーク電流を低減することができる。なお、ゲートリーク防止層は省略することができる。ｐＦＥＴ領域３とｎＦＥＴ領域４とは素子分離領域１２により電気的に分離されている。
【００２７】
ｎ型ゲート領域は、第２チャネル層に対してｐｎ接合型の電位障壁を有している。そのために、ショットキー型ゲートによる電界効果トランジスタと比較してゲートに印加するゲート電圧を低くしたエンハンスメントモードで駆動することができる。また、ｎ型ゲート領域の不純物濃度を調整することにより、トランジスタの閾値電圧制御性を高めることができる。ｎ型ゲート領域に負電圧を印加して第２チャネル層に形成される空乏層の深さを変化させて、ソース・ドレイン間に流れる電流（正孔）を制御する。
【００２８】
このように、化合物半導体を用いてｐｎ接合型ゲート領域を有するｎＦＥＴとｐＦＥＴを同一基板上に形成したので、リーク電流が少なく高速動作が可能な相補型ＦＥＴを高密度で構成することができる。
【００２９】
なお、ｐＦＥＴをｎ型第１障壁層の上に形成することに代えて、化合物半導体基板上にまず第２チャネル層とｎ型ゲート層等から成るｐＦＥＴを形成し、ｎ型ゲート層の上にｎ型第２障壁層、第１チャネル層、ｎ型第１障壁層等からなるｎＦＥＴを形成することができる。
【００３０】
本発明の半導体装置の製造方法は、まず、化合物半導体基板上に第１バッファ層、第１チャネル層、ｎ型第１障壁層、第２バッファ層、ｐ型の第２チャネル層、及びｎ型ゲート層を順次積層形成する。更に、ｎ型ゲート領域を選択的に形成してｐチャネルＦＥＴ用のｎ型ゲート領域を形成する工程、第２チャネル層を選択的に除去して、ｐＦＥＴ領域とｎＦＥＴ領域とを区画する工程、表面に絶縁膜を形成する工程を備えている。更に、当該絶縁膜に開口部を形成してＺｎ不純物を拡散させてｐＦＥＴ用のソース領域とドレイン領域とｎＦＥＴ用のゲート領域を同時に形成する工程、ｐＦＥＴ領域とｎＦＥＴ領域を分離するための素子分離領域を形成する工程、ｐＦＥＴ領域にｐＦＥＴ用のソース電極及びドレイン電極と、ｎＦＥＴ用のゲート領域にゲート電極とを同時に形成する工程を備えている。
【００３１】
その結果、段差部の上段側にｐＦＥＴ領域が形成され、段差部の下段側にｎＦＥＴ領域が形成される。また、化合物半導体基板２上に順次積層する順番を、ｐ型の第２チャネル層、ｎ型ゲート層を先に堆積し、次に、ｎ型第２障壁層、第１チャネル層、ｎ型第１障壁層の順に積層形成することができる。この場合は、段差部の上段側にｎＦＥＴ領域が形成され、下段側にｐＦＥＴ領域が形成される。
【００３２】
このように、ｐＦＥＴとｎＦＥＴとを同じ工程で同時に形成することができるので、製造工数の増加を抑制して低コストで製造することができる。
【００３３】
（第一実施形態）
図１は、本発明の第一実施形態に係る半導体装置の模式的な縦断面図を表す。以下、化合物半導体としてIII−Ｖ属化合物を用いた例について具体的に説明する。最初にｎＦＥＴ領域４について説明する。化合物半導体基板２としてＧａＡｓ単結晶基板を使用した。第１バッファ層５として不純物が添加されていないノンドープのｉ−ＧａＡｓ層とした。ｎ型第２障壁層８はｎ型電荷供給層８ａと高抵抗層８ｂの２層構造を有する。ｎ型電荷供給層８ａは、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度で添加した厚さ約３ｎｍのｎ＋ＡｌＧａＡｓ層から構成され、高抵抗層８ｂは、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層から構成されている。第１チャネル層７は、不純物が添加されていない厚さ５ｎｍ〜１５ｎｍのｉ−ＩｎＧａＡｓ層とした。ｎ型電荷供給層８ａは第１チャネル層７に電子を供給するために設けられており、高抵抗層８ｂは、その上の第１チャネル層７との間に良好なヘテロ接合界面を得るために形成されている。
【００３４】
ｎ型第１障壁層６は、ｎ型電荷供給層６ａが高抵抗層６ｂ及び高抵抗層６ｃにより挟まれる３層構造から構成されている。高抵抗層６ｂは、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層により形成されている。ｎ型電荷供給層６ａは、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度で添加された厚さ約６ｎｍのｎ＋ＡｌＧａＡｓ層により形成されている。高抵抗層６ｃは、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ２の低濃度に添加された厚さ７０ｎｍ〜２００ｎｍのｎ−ＡｌＧａＡｓ層から形成されている。ｎ型電荷供給層６ａは、第１チャネル層７に電子を供給するために設けられ、高抵抗層６ｂは、その下に形成される第１チャネル層７との間に良好なヘテロ接合界面を得るために設けられている。
【００３５】
ｐ型ゲート領域１０は、高抵抗層６ｃのｎ−ＡｌＧａＡｓ層にＺｎを拡散したｐ型領域から形成されている。高抵抗層６ｃの上面には、シリコン窒化膜からなる絶縁膜９が形成され、ｐ型ゲート領域１０にＺｎを拡散させるための開口部が形成され、その開口部にはゲート電極１１が形成されている。ゲート電極１１は、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下部のｐ型ゲート領域１０とオーミックコンタクトがとられている。なお、図１において図示していないが、ゲート電極１１を挟むようにソース電極とドレイン電極が形成され、高抵抗層６ｃとオーミンクコンタクトがとられている。
【００３６】
次に、ｐＦＥＴ領域３について説明する。ｐＦＥＴ領域３は、高抵抗層６ｃまでは、ｎＦＥＴ領域４と同じ積層構造を備えている。高抵抗層６ｃの上には、例えばＳｉなどのｎ型不純物を６×１０１８ａｔｏｍｓ／ｃｍ３含むｎ＋ＧａＡｓ層のキャップ層２６が形成され、その上に不純物が添加されていない厚さ１０ｎｍ〜１００ｎｍのｉ−ＧａＡｓ層の第２バッファ層１５が形成されている。
【００３７】
第２チャネル層１３は、第２バッファ層１５の上に形成され、例えばＣ（炭素）などのｐ型不純物を１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加された厚さ３０ｎｍ〜２５０ｎｍのｐ−ＧａＡｓ層から構成されている。ゲートリーク防止層１４は、第２チャネル層１３の上に形成され、不純物が添加されていない厚さ０ｎｍ〜５０ｎｍのｉ−ＡｌＧａＡｓ層により構成されている。ｎ型ゲート領域１８は、ゲートリーク防止層１４の上に形成されるｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂの２層構造を備えている。ｎ型第１ゲート層１８ａは、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ１０ｎｍ〜５０ｎｍのｎ−ＩｎＧａＰから構成されている。ｎ型第２ゲート層１８ｂは、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ５０〜２００ｎｍのｎ−ＧａＡｓにより構成されている。
【００３８】
ソース領域及びドレイン領域１６は、ｎ型ゲート領域１８を挟むように離間しゲートリーク防止層１４を貫通し、第２チャネル層１３の一部領域まで延在するように形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４及びｎ型ゲート領域１８の側面と、ゲートリーク防止層１４及びｎ型ゲート領域１８の表面にはシリコン窒化膜からなる絶縁膜９が形成されている。絶縁膜９にはソース領域及びドレイン領域１６にＺｎを拡散させるための開口部が形成され、この開口部には金属からなるソース電極及びドレイン電極１７が形成され、その下部に形成されるソース領域及びドレイン領域１６とオーミックコンタクトがとられている。
【００３９】
素子分離領域１２は、ｐＦＥＴ領域３とｎＦＥＴ領域４との境界領域であって、ｎ型第２障壁、第１チャネル層７及びｎ型第１障壁を貫通するように形成されている。素子分離領域１２は、Ｂ（ボロン）をイオン注入して形成した。
【００４０】
以上のとおり、ｐＦＥＴ領域３にｐｎ接合型ゲートを有するｐチャネルＦＥＴを、ｎＦＥＴ領域にｐｎ接合型ゲートを有するｎチャネルＦＥＴを形成した。これにより、両ＦＥＴ、特にｐチャネルＦＥＴをエンハンスモードで動作させることができ、リーク電流を低減した高速動作の相補型ＦＥＴを構成することができる。
【００４１】
（第二実施形態）
図２は、本発明の第二実施形態に係る半導体装置２０の模式的な縦断面図である。同一の部分又は同一の機能を有する部分には同じ符号を付している。
【００４２】
半導体装置２０は、化合物半導体基板２の上に形成したｐＦＥＴ領域３とｎＦＥＴ領域４が形成されている。まず、ｐＦＥＴ領域３を説明する。ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物が添加されていないＧａＡｓからなる第１バッファ層５が形成されている。第１バッファ層５の上に、ｎ型不純物が添加されたｎ＋ＧａＡｓからなるキャップ層２６と不純物が添加されていないｉ−ＧａＡｓからなる第２バッファ層１５が形成されている。その上に、ｐ型不純物が添加されたｐ-ＧａＡｓからなる第２チャネル層１３が形成されている。
【００４３】
第２チャネル層１３上に、不純物が添加されていないｉ−ＡｌＧａＡｓからなるゲートリーク防止層１４が形成されている。その上に、ｎ型不純物が添加されたｎ−ＩｎＧａＰからなるｎ型第１ゲート層１８ａと、ｎ型不純物が添加されたｎ−ＧａＡｓからなるｎ型第２ゲート層１８ｂの２層構造のｎ型ゲート領域１８が形成されている。ソース領域及びドレイン領域１６は、ｎ型ゲート領域１８を挟むように離間しゲートリーク防止層１４を貫通し、第２チャネル層１３の一部領域まで延在するように形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。
【００４４】
第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４及びｎ型ゲート領域１８の側面と、ゲートリーク防止層１４及びｎ型ゲート領域１８の表面にはシリコン窒化膜からなる絶縁膜９が形成されている。絶縁膜９にはソース領域及びドレイン領域１６にＺｎを拡散させるための開口部が形成され、この開口部には金属からなるソース電極及びドレイン電極１７が形成され、その下部に形成されるソース領域及びドレイン領域１６とオーミックコンタクトがとられている。絶縁膜９は、ｎＦＥＴ領域４が形成されていない側面、即ち第２バッファ層１５、第２チャネル層１３及びゲートリーク防止層１４の側面にも形成されている。
【００４５】
次に、ｎＦＥＴ領域４を説明する。化合物半導体基板２の上に、第１バッファ層５、第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４、ｎ型第１ゲート層１８ａ及びｎ型第２ゲート層１８ｂの積層構造は、ｐＦＥＴ領域３と同じ積層構造を備えている。その上に、不純物が添加されていないｉ-ＡｌＧａＡｓからなる高抵抗層８ｃと、高濃度のｎ型不純物が添加されたｎ＋ＡｌＧａＡｓからなるｎ型電荷供給層８ａと、不純物が添加されていないｉ−ＡｌＧａＡｓからなる高抵抗層８ｂの３層構造を有するｎ型第２障壁層８が形成されている。その上に、不純物が添加されていないｉ−ＩｎＧａＡｓからなる第１チャネル層７が形成されている。その上に、不純物が添加されていないｉ−ＡｌＧａＡｓの高抵抗層６ｂ、高濃度ｎ型不純物が添加されたｎ＋ＡｌＧａＡｓのｎ型電荷供給層６ａ、ｎ型不純物が添加されたｎ−ＡｌＧａＡｓの高抵抗層６ｃからなる３層構造のｎ型第１障壁層６が形成されている。
【００４６】
ｐ型ゲート領域１０は、高抵抗層６ｃのｎ−ＡｌＧａＡｓ層にＺｎを拡散したｐ型の領域から形成されている。高抵抗層６ｃの上面には、シリコン窒化膜からなる絶縁膜９が形成され、ｐ型ゲート領域１０にＺｎを拡散させるための開口部が形成され、その開口部にはゲート電極１１が形成されている。ゲート電極１１は、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下部のｐ型ゲート領域１０とオーミックコンタクトがとられている。なお、図２において図示していないが、ゲート電極１１を挟むようにソース電極とドレイン電極が形成され、高抵抗層６ｃとオーミンクコンタクトがとられている。
【００４７】
素子分離領域１２は、ｐＦＥＴ領域３とｎＦＥＴ領域４との境界領域であって、ｎ型第２障壁、第１チャネル層７及びｎ型第１障壁を貫通するように形成されている。また、素子分離領域１２は、ｐＦＥＴ領域３の側面に形成した絶縁膜９の表面、及びｎＦＥＴ領域４の側面、即ち第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４、ｎ型ゲート層２１、ｎ型第２障壁層８、第１チャネル層７及びｎ型第１障壁層６の側面にも形成されている。また、絶縁膜９はｐＦＥＴ領域３とｎＦＥＴ領域４の境界領域に形成した素子分離領域１２の露出面にも形成されている。
【００４８】
なお、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第一実施形態と同様である。
【００４９】
（第三実施形態）
図３〜図１１を用いて本発明の第三実施形態に係る半導体装置１の製造方法を説明する。同一の部分又は同一の機能を有する部分には同じ符号を付している。
【００５０】
図３は、ＧａＡｓ単結晶基板上にＧａＡｓ材料を主体とする各層を、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長させた積層構造を表す模式的な縦断面図である。ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物を添加しないＧａＡｓ層をエピタキシャル成長させて厚さ約２００ｎｍ程度の第１バッファ層５を形成する。その上に、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２、例えば３．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度で添加したｎ＋ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍのｎ型電荷供給層８ａを形成する。次に不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍの高抵抗層８ｂを形成する。ｎ型電荷供給層８ａと高抵抗層８ｂによりｎ型第２障壁層８を構成する。ｎ型第２障壁層８のアルミニウムの組成比は０．２〜０．３、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
【００５１】
次に、ｎ型第２障壁層８の上に不純物を添加しないｉ−ＩｎＧａＡｓ層をエピタキシャル成長させて厚さ５ｎｍ〜１５ｎｍの第１チャネル層７を形成する。第１チャネル層７のインジウム（Ｉｎ）の組成比を０．１〜０．４、例えばＩｎ０．２Ｇａ０．８Ａｓとし、ｎ型第２障壁層８よりもバンドギャップを狭くする。
【００５２】
次に、第１チャネル層７の上に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約２ｎｍの高抵抗層６ｂを形成する。次にｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度に添加したｎ＋ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約６ｎｍのｎ型電荷供給層６ａを形成する。次にｎ型不純物としてＳｉを低濃度に添加したｎ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ７０ｎｍ〜２００ｎｍの高抵抗層６ｃを形成する。高抵抗層６ｂ、ｎ型電荷供給層６ａ及び高抵抗層６ｃによりｎ型第１障壁層６とする。ｎ型第１障壁層６のアルミニウムの組成比は０．２〜０．３、例えばＡｌ０．２Ｇａ０．８Ａｓとし、第１チャネル層７よりもバンドギャップを広くする。
【００５３】
次に、ｎ型第１障壁層６の上にｎ型不純物を６×１０１８ａｔｏｍｓ／ｃｍ３添加したｎ＋ＧａＡｓ膜をエピタキシャル成長させてキャップ層２６を形成する。次に、不純物を添加しないｉ−ＧａＡｓ層をエピタキシャル成長させて厚さ１０ｎｍ〜１００ｎｍの第２バッファ層１５を形成する。
【００５４】
次に、第２バッファ層１５の上に、例えばＣなどのｐ型不純物を１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加したｐ−ＧａＡｓ層をエピタキシャル成長させて厚さ３０ｎｍ〜２５０ｎｍの第２チャネル層１３を形成する。次に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ０〜５０ｎｍのゲートリーク防止層１４を形成する。厚さが０とは、ゲートリーク防止層１４は必須の構成ではないためである。ゲートリーク防止層１４のアルミニウムの組成比は０．２〜０．３、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
【００５５】
次に、ゲートリーク防止層１４又は第２チャネル層１３の上に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加したｎ−ＩｎＧａＰ層をエピタキシャル成長させて厚さ１０ｎｍ〜５０ｎｍのｎ型第１ゲート層１８ａを形成する。次に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３添加したｎ−ＧａＡｓ層をエピタキシャル成長させて厚さ５０〜２００ｎｍのｎ型第２ゲート層１８ｂを形成する。ｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂによりｎ型ゲート層２１を構成している。なお、以上のエピタキシャル成長は、温度約６００℃により行った。
【００５６】
次に、図４に示すように、ｎ型第２ゲート層１８ｂ及びｎ型第１ゲート層１８ａを選択的にエッチング除去して、ｐＦＥＴ領域３にｎ型ゲート領域１８を形成する。フォトリソグラフィ技術及びウエットエッチング若しくはドライエッチング技術を用いてｎ型ゲート領域１８を残す。次に、図５に示すように、ゲートリーク防止層１４、第２チャネル層１３、第２バッファ層１５及びキャップ層２６を順次選択的にエッチング除去し、除去した領域をｎＦＥＴ領域４、残した領域をｐＦＥＴ領域３とする。
【００５７】
次に、図６に示すように、基板上面の露出した表面にプラズマＣＶＤ法によりシリコン窒化膜からなる絶縁膜９を厚さ１００ｎｍ〜５００ｎｍ形成する。次に、図７に示すように、絶縁膜９に、ｐＦＥＴ領域３のソース領域及びドレイン領域形成用の第１開口部２２ａ、２２ｂと、ｎＦＥＴ領域４のゲート領域形成用の第１開口部２２ｃを形成する。第１開口部２２ａ、２２ｂ、２２ｃはフォトリソグラフィ技術、及び、例えばＲＩＥ（Reactive Ion Etching）技術を用いた異方性エッチングにより形成する。
【００５８】
次に、図８に示すように、絶縁膜９の第１開口部２２ａ、２２ｂを通してゲートリーク防止層１４と第２チャネル層１３の厚さ方向途中まで拡散させると同時に、第１開口部２２ｃを通して高抵抗層６ｃの厚さ方向途中まで拡散させる。これにより、ｐＦＥＴ領域３にｐ型のソース領域及びドレイン領域１６を、ｎＦＥＴ領域４にｐ型ゲート領域１０を形成する。Ｚｎは、ジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）とアルシン（ＡｓＨ３）を含むガス雰囲気中で基板を約６００℃に加熱し、第１開口部２２ａ、２２ｂ、２２ｃから導入拡散させる。第１開口部２２ｃのｎＦＥＴ領域４では、Ｚｎの拡散の深さを第１チャネル層７の上面から約１０ｎｍ以上離れるように形成することが好ましい。また、Ｚｎはイオン注入法により注入することもきる。
【００５９】
次に、図９に示すように、ｐＦＥＴ領域３とｎＦＥＴ領域４を電気的に分離するための素子分離領域１２を形成する。素子分離領域１２は、ｎ型第１障壁層６、第１チャネル層７及びｎ型第２障壁層８の底部に達する深さまで形成する。素子分離領域１２は、例えばＢイオンのイオン注入法により形成することができる。
【００６０】
次に、図１０に示すように、基板の表面に金属膜を堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ｐＦＥＴ領域３のソース電極及びドレイン電極１７と、ｎＦＥＴ領域４のゲート電極１１を同時に形成する。金属膜は、例えば電子ビーム蒸着法によりチタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）を例えば３０ｎｍ、５０ｎｍ、１２０ｎｍの厚さで堆積する。これにより、Ｚｎを拡散させたｐ型のソース領域及びドレイン領域１６とｐ型ゲート領域１０のそれぞれにおいてオーミックコンタクトをとることができる。
【００６１】
更に、図１１に示すように、基板表面に絶縁材料からなる保護膜２５を堆積し、次にｎＦＥＴ領域４のゲート電極１１を挟むように保護膜２５及び絶縁膜９に第２開口部２３を形成する。そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極及びドレイン電極２４を形成する。ソース電極及びドレイン電極２４はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。なお、保護膜２５及び絶縁膜９の第２開口部２３を形成する際に、ｐＦＥＴ領域３のｎ型ゲート領域１８の上部にも同時に開口部を形成し、ｎＦＥＴ領域４のソース電極及びドレイン電極２４と同時に、ｐＦＥＴ領域３のゲート電極を形成することができる。
【００６２】
以上説明した第三実施形態は、図１に示す構造のｐチャネルＦＥＴとｎチャネルＦＥＴとを同時に形成する製造方法であるが、同様に図２に示す構造のｐチャネルＦＥＴとｎチャネルＦＥＴとを同時に形成することができる。
【００６３】
（第四実施形態）
以下、本発明の第四実施形態に係る半導体装置２０の製造方法を説明する。ＧａＡｓ単結晶からなる化合物半導体基板２の上に、ＧａＡｓ層の第１バッファ層５をエピタキシャル成長させる。次にｎ型不純物を高濃度で添加したｎ＋ＧａＡｓのキャップ層２６と不純物を添加しないｉ−ＧａＡｓの第２バッファ層１５をエピタキシャル成長させる。次に、ｐ型不純物を添加したｐ−ＧａＡｓからなる第２チャネル層１３と不純物を添加しないｉ−ＡｌＧａＡｓからなるゲートリーク防止層１４をエピタキシャル成長させる。次に、ｎ型不純物を低濃度で添加したｎ−ＩｎＧａＰからなるｎ型第１ゲート層１８ａとｎ型不純物を添加したｎ−ＧａＡｓからなるｎ型第２ゲート層１８ｂを順次エピタキシャル成長させてｎ型ゲート層２１を形成する。
【００６４】
次に、不純物を添加しないｉ−ＡｌＧａＡｓからなる高抵抗層８ｃと、ｎ型不純物を高濃度で添加したｎ＋ＡｌＧａＡｓからなるｎ型電荷供給層８ａと、不純物を添加しないｉ−ＡｌＧａＡｓからなる高抵抗層８ｂのｎ型第２障壁層８を形成する。次に、不純物を添加しないｉ−ＩｎＧａＡｓの第１チャネル層７をエピタキシャル成長させる。次に、不純物を添加しないｉ−ＡｌＧａＡｓの高抵抗層６ｂ、ｎ型不純物を高濃度で添加したｎ＋ＡｌＧａＡｓのｎ型電荷供給層６ａ、ｎ型不純物を低濃度で添加したｎ-ＡｌＧａＡｓの高抵抗層６ｃを順次エピタキシャル成長させてｎ型第１障壁層６を形成する。以上、各層の膜厚や不純物を添加する場合の添加材料や添加濃度は上記第三実施形態と同様である。
【００６５】
次に、素子分離領域１２を形成してｐＦＥＴ領域３とｎＦＥＴ領域４とを電気的に分離し、次にｐＦＥＴ領域３の、ｎ型第１障壁層６、第１チャネル層７及びｎ型第２障壁層８を選択的に除去する。次に、ｐＦＥＴ領域３のｎ型ゲート層２１を選択的に除去してｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂの積層構造を有するｎ型ゲート領域１８を形成する。
【００６６】
次に、シリコン窒化膜から成る絶縁膜９をｎ型第１障壁層６やゲートリーク防止層１４の表面、及び素子分離領域１２の表面に堆積する。次に、ｐＦＥＴ領域３のソース領域及びドレイン領域形成用、及びｎＦＥＴ領域４のゲート領域形成用の開口部を形成する。そして、この開口部からＺｎのｐ型不純物をゲートリーク防止層１４及び第２チャネル層１３と高抵抗層６ｃに導入し、ｐＦＥＴ領域３にソース領域及びドレイン領域１６、ｎＦＥＴ領域４にｐ型ゲート領域１０をそれぞれ同時に形成する。
【００６７】
次に、金属膜を堆積し選択的に除去して、ｐＦＥＴ領域３にソース電極及びドレイン電極１７と、ｎＦＥＴ領域４にゲート電極１１を同時に形成する。その他、ｐＦＥＴ領域３のゲート電極やｎＦＥＴ領域４のソース電極及びドレイン電極の形成は、上記第三実施形態と同様に同時に形成することができる。また、エピタキシャル成長により形成した各層の不純物濃度や膜厚、Ｚｎの導入拡散、ソース電極、ドレイン電極及びゲート電極の組成や膜厚は、第三実施形態の場合と同様とすることができる。
【００６８】
（第五実施例）
図１２は、本発明の第五実施形態に係る半導体装置３０の模式的な縦断面図である。上述した同一の部分又は同一の機能を有する部分には同じ符号を付している。また、後述するバックゲート電極３１を除き、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第一実施形態と同様である。
【００６９】
第五実施形態に係る半導体装置３０は、上記第一実施形態に係る半導体装置１に対して、ｐＦＥＴ領域３にさらにバックゲート電極を３１設けている点で異なる。このように、ｐチャネルＦＥＴにバックゲート電極３１を設けることにより、相互コンダクタンスが高くなり、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００７０】
図１２に示すように、半導体装置３０は、化合物半導体基板２の上にｐＦＥＴ領域３とｎＦＥＴ領域４とが形成されている。なお、ｎＦＥＴ領域４は、第一実施形態に係る半導体装置１のｎＦＥＴ領域４と同じ構成であり、ここでは説明を省略する。
【００７１】
ｐＦＥＴ領域３においては、ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物が添加されていないＧａＡｓからなる第１バッファ層５が形成されている。第１バッファ層５の上に、ｎ型第２障壁層８、第１チャネル層７、ｎ型第１障壁層６、キャップ層２６、第２バッファ層１５、第２チャネル層１３が順次形成されている。そして、第２チャネル層１３上には、ゲートリーク防止層１４やソース領域及びドレイン領域１６，１６が形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。なお、ゲートリーク防止層１４は省略することができる。ｐＦＥＴ領域３とｎＦＥＴ領域４とは素子分離領域１２により電気的に分離されている。
【００７２】
ゲートリーク防止層１４上にはｎ型ゲート領域１８が形成されており、第２チャネル層１３に対してｐｎ接合型の電位障壁を有している。そのために、ショットキー型ゲートによる電界効果トランジスタと比較してゲートに印加するゲート電圧を低くしたエンハンスメントモードで駆動することができる。
【００７３】
さらに、半導体装置３０のｐＦＥＴ領域３においては、ｎ型第１障壁層６上にバックゲート電極３１が形成されている。バックゲート電極３１は、例えば、金−ゲルマニウム（ＡｕＧｅ）合金とニッケル（Ｎｉ）との２層構造より形成することができる。このバックゲート電極３１は、図示しないが、ｎ型ゲート領域１８と電気的に接続される。
【００７４】
このバックゲート電極３１は、ｎチャネルＦＥＴのソース電極及びドレイン電極２４を形成するときに同時に生成することができるため、新たな工程が必要なく、レジストマスクの追加は不要である。
【００７５】
本出願人は、第一実施形態に係る半導体装置１のｐチャネルＦＥＴのＩｄ−Ｖｇ特性と本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴのＩｄ−Ｖｇ特性の測定を行った。その測定結果を図１３に示す。なお、ゲート幅は１０μｍとした。
【００７６】
この図１３から、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴの方が、第一実施形態に係る半導体装置１のｐチャネルＦＥＴよりも、ｐチャネルＦＥＴのオン／オフ特性が向上していることが分かる。
【００７７】
例えば、第一実施形態に係る半導体装置１のｐチャネルＦＥＴでは、ゲート電圧Ｖｇが０Ｖ時（オン状態）のドレイン電流Ｉｄは、４．７１×１０-5（Ａ）であり、ゲート電圧Ｖｇが１Ｖ時（オフ状態）ドレイン電流Ｉｄは、８．２３×１０-8（Ａ）である。一方、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴでは、ゲート電圧Ｖｇが０Ｖ時（オン状態）のドレイン電流Ｉｄは、５．０５×１０-5（Ａ）であり、ゲート電圧Ｖｇが１Ｖ時（オフ状態）のドレイン電流Ｉｄは、１．７５×１０-11（Ａ）である。
【００７８】
また、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴでは、第一実施形態に係る半導体装置１のｐチャネルＦＥＴに比べて、ゲート電圧Ｖｇが１．５Ｖ時のドレイン電流Ｉｄは大きくなり、ゲート電圧Ｖｇが−１Ｖの時のドレイン電流Ｉｄは小さくなる。
【００７９】
しかも、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴでは、第一実施形態に係る半導体装置１のｐチャネルＦＥＴに比べて、ゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄの変化率を大きくすることができる。
【００８０】
このように、ｐチャネルＦＥＴにバックゲート電極３１を設けることにより、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００８１】
なお、バックゲート電極３１のレイアウト方法は多数考えられるが、ｐチャネルＦＥＴのｎ型ゲート領域１８、ソース領域及びドレイン領域１６が形成された領域の近くにバックゲート電極３１を形成することで、レイアウトに関係なく同様の効果が得られる。
【００８２】
次に、第五実施形態に係る半導体装置３０の製造方法を説明する。
【００８３】
まず、第三実施形態と同様に、図３及び図４で示す工程を行う。なお、これらの工程は第三実施形態と同様であるため、説明を省略する。
【００８４】
次に、図１４に示すように、ｐＦＥＴ領域３のうちバックゲート電極３１（図１２参照）が形成される領域とｎＦＥＴ領域４において、ゲートリーク防止層１４、第２チャネル層１３、第２バッファ層１５及びキャップ層２６を順次選択的にエッチング除去する。
【００８５】
次に、第三実施形態と同様に、図６〜図１０で示す工程を行う。なお、これらの工程は第三実施形態と同様であるため、説明を省略する。
【００８６】
次に、図１５に示すように、基板表面に絶縁材料からなる保護膜２５を堆積し、次にｎＦＥＴ領域４のゲート電極１１を挟むように保護膜２５及び絶縁膜９に第２開口部２３を形成する。同時に、ｐＦＥＴ領域３においては、ｎ型第１障壁層６のｎ型の高抵抗層６ｃ上の保護膜２５及び絶縁膜９に第３開口部３２を形成する。
【００８７】
そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極及びドレイン電極２４とバックゲート電極３１とを同時に形成する。これにより、図１２に示すｐチャネルＦＥＴが形成される。ソース電極及びドレイン電極２４はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。また、同様に、バックゲート電極３１はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。なお、保護膜２５及び絶縁膜９の第２開口部２３を形成する際に、ｐＦＥＴ領域３のｎ型ゲート領域１８の上部にも同時に開口部を形成し、ｎＦＥＴ領域４のソース電極及びドレイン電極２４と同時に、ｐＦＥＴ領域３のゲート電極を形成することができる。
【００８８】
このように、バックゲート電極３１は、ソース電極及びドレイン電極２４を形成するときに同時に形成することができるため、新たな工程が必要なく、レジストマスクの追加は不要である。
【００８９】
（第六実施例）
図１６は、本発明の第六実施形態に係る半導体装置４０の模式的な縦断面図である。上述した同一の部分又は同一の機能を有する部分には同じ符号を付している。また、後述するバックゲート電極３１及びｎ−ＧａＡｓ層４１を除き、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第二実施形態と同様である。
【００９０】
第六実施形態に係る半導体装置４０は、上記第二実施形態に係る半導体装置２０に対して、第１バッファ層５とキャップ層２６との間にｎ−ＧａＡｓ層４１を形成し、さらに、ｐＦＥＴ領域３におけるｎ−ＧａＡｓ層４１上にバックゲート電極３１を設けている点で異なる。このように、ｐチャネルＦＥＴにバックゲート電極３１を設けることにより、相互コンダクタンスが高くなり、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００９１】
図１６に示すように、半導体装置４０では、化合物半導体基板２の上にｐＦＥＴ領域３とｎＦＥＴ領域４とが形成されている。なお、ｎＦＥＴ領域４は、第二実施形態に係る半導体装置１０のｎＦＥＴ領域４と同じ構成であり、ここでは説明を省略する。
【００９２】
ｐＦＥＴ領域３では、ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物が添加されていないＧａＡｓからなる第１バッファ層５が形成されている。そして、第１バッファ層５の上に、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ２の低濃度に添加されたｎ−ＧａＡｓからなるｎ−ＧａＡｓ層４１が形成される。
【００９３】
さらに、このｎ−ＧａＡｓ層４１上には、半導体装置２０と同様に、キャップ層２６、第２バッファ層１５、第２チャネル層１３が順次形成されている。そして、第２チャネル層１３上には、ゲートリーク防止層１４やソース領域及びドレイン領域１６，１６が形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。なお、ゲートリーク防止層１４は省略することができる。ｐＦＥＴ領域３とｎＦＥＴ領域４とは素子分離領域１２により電気的に分離されている。
【００９４】
さらに、半導体装置４０においては、ｎ型第１障壁層６上にバックゲート電極３１が形成されている。バックゲート電極３１は、例えば、金−ゲルマニウム（ＡｕＧｅ）合金とニッケル（Ｎｉ）との２層構造より形成することができる。このバックゲート電極３１は、図示しないが、ｎ型ゲート領域１８と電気的に接続される。
【００９５】
このように、半導体装置４０においては、半導体装置３０と同様にバックゲート電極３１を形成しており、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００９６】
次に、第六実施形態に係る半導体装置４０の製造方法を説明する。
【００９７】
まず、ＧａＡｓ単結晶からなる化合物半導体基板２の上に、ＧａＡｓ層の第１バッファ層５をエピタキシャル成長させる。次に、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ２の低濃度に添加されたｎ−ＧａＡｓからなるｎ−ＧａＡｓ層４１をエピタキシャル成長させる。その後、第四実施例と同様に、キャップ層２６、第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４を順次エピタキシャル成長させ、その後、ｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂを順次エピタキシャル成長させてｎ型ゲート層２１を形成する。
【００９８】
次に、第四実施例と同様に、抵抗層８ｂと、ｎ型電荷供給層８ａと、ｎ型第２障壁層８、第１チャネル層７、ｎ型第１障壁層６を形成し、素子分離領域１２を形成してｐＦＥＴ領域３とｎＦＥＴ領域４とを電気的に分離する。
【００９９】
次に、ｐＦＥＴ領域３の、ｎ型第１障壁層６、第１チャネル層７及びｎ型第２障壁層８を選択的に除去する。さらに、ｐＦＥＴ領域３のバックゲート電極形成領域上のゲートリーク防止層１４、第２チャネル層１３、第２バッファ層１５、キャップ層２６を選択的に除去する。
【０１００】
次に、第四実施例と同様に、ｎ型ゲート領域１８を形成し、シリコン窒化膜から成る絶縁膜９をｎ型第１障壁層６やゲートリーク防止層１４の表面、ｎ−ＧａＡｓ層４１の表面、及び素子分離領域１２の表面に堆積する。次に、第四実施例と同様に、絶縁膜９を選択的に開口して開口部を形成し、この開口部からＺｎのｐ型不純物を導入して、ｐＦＥＴ領域３にソース領域及びドレイン領域１６、ｎＦＥＴ領域４にｐ型ゲート領域１０をそれぞれ同時に形成する。次に、第四実施例と同様に、金属膜を堆積し選択的に除去して、ｐＦＥＴ領域３にソース電極及びドレイン電極１７と、ｎＦＥＴ領域４にゲート電極１１を同時に形成する。
【０１０１】
次に、基板表面に絶縁材料からなる保護膜２５を堆積し、ｎＦＥＴ領域４のゲート電極１１を挟むように保護膜２５及び絶縁膜９に第２開口部２３を形成する。同時に、ｐＦＥＴ領域３においては、ｎ型第１障壁層６のｎ型の高抵抗層６ｃ上の保護膜２５及び絶縁膜９に第３開口部３２を形成する。
【０１０２】
そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極及びドレイン電極２４とバックゲート電極３１とを同時に形成する。これにより、図１６に示すｐチャネルＦＥＴが形成される。ソース電極及びドレイン電極２４はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。また、同様に、バックゲート電極３１はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。なお、保護膜２５及び絶縁膜９の第２開口部２３を形成する際に、ｐＦＥＴ領域３のｎ型ゲート領域１８の上部にも同時に開口部を形成し、ｎＦＥＴ領域４のソース電極及びドレイン電極２４と同時に、ｐＦＥＴ領域３のゲート電極を形成することができる。
【０１０３】
以上のとおり、本発明の半導体装置１、２０、３０、４０の製造方法によれば、化合物半導体基板２上にｐチャネルＦＥＴとｎチャネルＦＥＴとを同時に形成することができる。しかも、ｐチャネルＦＥＴのｐ型の第２チャネル層１３に対してｎ型ゲート領域１８とし、またｎチャネルＦＥＴのｎ型第１障壁層６に対してｐ型ゲート領域１０とするｐｎ接合型のゲート領域を同時に形成することができる。即ち、エンハンスメントモードの相補型ＦＥＴを同時に構成することができるので、リーク電流を減少させた高速動作の可能な相補型ＦＥＴを一つの化合物半導体基板に高密度で製造することが可能となる。
【符号の説明】
【０１０４】
１、２０、３０、４０ 半導体装置
２ 化合物半導体基板
３ ｐチャネル電界効果トランジスタ領域
４ ｎチャネル電界効果トランジスタ領域
６ ｎ型第１障壁層
７ 第１チャネル層
８ ｎ型第２障壁層
９ 絶縁膜
１０ ｐ型ゲート領域
１１ ゲート電極
１２ 素子分離領域
１３ 第２チャネル層
１５ 第２バッファ層
１６ ソース領域及びドレイン領域
１８ ｎ型ゲート領域
３１ バックゲート電極
４１ ｎ−ＧａＡｓ層
【技術分野】
【０００１】
本発明は、化合物半導体系の電界効果トランジスタに関し、特にｎ型の高電子移動度トランジスタとｐ型の電界効果トランジスタとを同一の化合物半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓ系などの化合物半導体層を持つ電界効果トランジスタは電子移動度が高く、良好な周波数特性を有することから、ｎチャネルを使って携帯電話などの高周波領域の分野で広く用いられている。現在、高周波数帯に用いられるｎチャネルＦＥＴ（Field Effect Transistor）は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility
Transistor）が用いられている。また、その変形例であり、エピタキシャル成長によるある程度の格子不整合を許容してさらに高い電子移動度を実現する擬似格子接合高電子移動度トランジスタ（ＰＨＥＭＴ：Pseudomorphic HEMT）が知られている。また、ゲート部にＰＮ接合を形成したＪＰＨＥＭＴ（Junction Pseudomorphic ＨＥＭＴ）（例えば特許文献１を参照）が知られている。ＪＰＨＥＭＴは、ゲートに大きな正電圧を印加してチャネル層に形成されるキャリア欠乏領域を縮小し、チャネル層の寄生抵抗成分を減少させている。
【０００３】
このように、ｎチャネルＦＥＴの高性能化が進んでおり、それに加えて、今後は高集積化が求められており、化合物半導体を用いた相補型（コンプリメンタリ）素子の開発が必要となっている。一般的に、化合物半導体上にｎチャネルとｐチャネルのＦＥＴを同時に形成する方法として、イオン注入技術を使用する手法が知られている。同一基板上にｐ型ドーパントとｎ型ドーパントを打ち分けて、ｎチャネル形成領域とｐチャネル形成領域とを形成する。しかし、このイオン技術注入法を利用する場合は、注入したドーパントを活性化させるために、イオン注入後に少なくとも８００℃以上の高温アニールを行う必要がある。
【０００４】
特許文献２には、化合物半導体上にｎチャネルＦＥＴとｐチャネルＦＥＴを同時に形成する方法が記載されている。ＧａＡｓからなる化合物半導体基板上に、２次元電子ガスをキャリアとするｎチャネル型ヘテロ接合電界効果トランジスタと、２次元正孔ガスをキャリアとするｐチャネル型ヘテロ接合電界効果トランジスタを形成することが記載されている。ｎチャネル型ヘテロ接合電界効果トランジスタは、ノンドープＧａＡｓ層、ノンドープＡｌＧａＡｓ層、ｎ型不純物ドープＡｌＧａＡｓ層、ｎ型不純物ドープＧａＡｓ層を備えている。各層はエピタキシャル成長法により積層形成されている。ｎ型不純物ドープＡｌＧａＡｓ層にはアルミニウム又はチタン／白金／金を用いたゲート電極が、ｎ型不純物ドープＧａＡｓ層には金ゲルマニウム／金を用いたソース・ドレイン電極がそれぞれ形成されている。ｐチャネル型ヘテロ接合電界効果トランジスタは、上記積層構造の上にノンドープＧａＡｓ層、ノンドープＡｌＧａＡｓ層、ｐ型不純物ドープＡｌＧａＡｓ層、ｐ型不純物ドープＧａＡｓ層の各層がエピタキシャル成長法により積層形成されている。ｐ型不純物ドープのＡｌＧａＡｓ層にはＡｌ又はチタン／白金／金を用いたゲート電極が、ｐ型不純物ドープのＧａＡｓ層の上には金／亜鉛／金を用いたソース・ドレイン電極がそれぞれ形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【特許文献２】特開昭６１−６７２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イオン注入技術をＨＥＭＴに用いようとすると、不純物のドーピング後に８００℃以上の温度で熱処理が必要となる。しかし、ヘテロ接合は温度６００℃程度のエピタキシャル成長法により形成されることから、８００℃以上のアニール温度ではヘテロ接合界面において化合物組成元素や不純物元素の相互拡散が生じて、意図するヘテロ接合を実現することが困難であった。
【０００７】
また、特許文献２に記載の各電界効果トランジスタは、各ゲートがショットキー接合型である。このため、閾値電圧を制御すること、あるいはｐチャネルの電界効果トランジスタをエンハンスメントモードで動作させることが難しい。そのため、ｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタを同一基板に形成してリーク電流の小さい相補型トランジスタを構成することが難しい、という課題があった。
【課題を解決するための手段】
【０００８】
本発明においては上記課題を解決するために以下の手段を講じた。
【０００９】
請求項１の発明においては、化合物半導体基板と、前記化合物半導体基板の上に形成され、第１チャネル層と、前記第１チャネル層にヘテロ接合し、前記第１チャネル層にｎ型の電荷を供給するｎ型の第１障壁層と、前記ｎ型の第１障壁層に対してｐｎ接合型の電位障壁を有するｐ型のゲート領域とを備えるｎチャネル電界効果トランジスタ領域と、前記化合物半導体基板の上に形成され、ｐ型の第２チャネル層と、前記ｐ型の第２チャネル層に対してｐｎ接合型の電位障壁を有するｎ型のゲート領域とを含むｐチャネル電界効果トランジスタ領域と、から構成される半導体装置とした。
【００１０】
請求項２の発明においては、前記ｐチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記第１チャネル層、前記ｎ型の第１障壁層、前記第２チャネル層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置とした。
【００１１】
請求項３の発明においては、前記ｎチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記ｐ型の第２チャネル層、前記ｎ型のゲート領域と同時に形成されたｎ型のゲート層、前記第１チャネル層、前記ｎ型の第１障壁層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置とした。
【００１２】
請求項４の発明においては、前記ｎ型のゲート領域と前記ｐ型の第２チャネル層との間にゲートリーク防止層が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置とした。
【００１３】
請求項５の発明においては、前記ｐ型の第２チャネル層には、Ｚｎの拡散層からなるｐ型のソース領域とドレイン領域が、前記ｎ型のゲート領域を挟むように互いに離間して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置とした。
【００１４】
請求項６の発明においては、前記化合物半導体基板と前記第１チャネル層との間に、前記第１チャネル層にｎ型の電荷を供給するｎ型の第２障壁層が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置とした。
【００１５】
請求項７の発明においては、前記ｐチャンネル電界効果トランジスタ領域には、バックゲート電極が形成されている請求項１〜６のいずれか１項に記載の半導体装置とした。
【００１６】
請求項８の発明においては、前記ｐチャンネル電界効果トランジスタのバックゲート電極は、前記前記ｎ型の第１障壁層上に形成されている請求項７に記載の半導体装置とした。
【００１７】
請求項９の発明においては、化合物半導体基板上に、第１バッファ層と、第１チャネル層と、ｎ型の第１障壁層と、第２バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層とを順次エピタキシャル成長させて多層膜を形成する工程と、前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、前記ｐ型の第２チャネル層を選択的に除去して、前記ｎ型のゲート領域を含む前記ｐ型の第２チャネル層が残留するｐチャネル電界効果トランジスタ領域と、前記ｎ型の第１障壁層が残留するｎチャネル電界効果トランジスタ領域とを区画する工程と、前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に第１開口部を形成する工程と、前記第１開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法とした。
【００１８】
請求項１０の発明においては、前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項９に記載の半導体装置の製造方法とした。
【００１９】
請求項１１の発明においては、化合物半導体基板上に、第１バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層と、ｎ型の第２障壁層と、第１チャネル層と、ｎ型の第１障壁層とを順次エピタキシャル成長させて多層膜を形成する工程と、ｐチャネル電界効果トランジスタ領域とｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、前記ｐチャネル電界効果トランジスタ領域の前記ｎ型の第１障壁層、前記第１チャネル層及び前記ｎ型の第２障壁層を選択的に除去する工程と、前記ｐチャネル電界効果トランジスタ領域の前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に開口部を形成する工程と、前記開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法とした。
【００２０】
請求項１２の発明においては、前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項１１に記載の半導体装置の製造方法とした。
【発明の効果】
【００２１】
本発明の半導体装置は、ｎチャネル高電子移動度トランジスタとｐチャネル電界効果トランジスタとを同一の化合物半導体基板上に形成した。ｎチャネル電界効果トランジスタは、第１チャネル層と、この第１チャネル層にヘテロ接合し、第１チャネル層にｎ型の電荷を供給するｎ型の第１障壁層と、ｎ型の第１障壁層に対してｐｎ接合型の電位障壁を有するｐ型のゲート領域とを備えている。ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層と、このｐ型の第２チャネル層に対してｐｎ接合型の電位障壁を有するｎ型のゲート領域とを備えている。これにより、各トランジスタのゲート領域はｐｎ接合型の電位障壁を有しているので、ショットキー接合に比べてターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させることができるとともに、閾値電圧の制御やエンハンスメントモードでの動作を容易に実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る半導体装置の模式的な縦断面図である。
【図２】本発明の他の実施形態に係る半導体装置の模式的な縦断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１２】本発明のさらに他の実施形態に係る半導体装置の模式的な縦断面図である。
【図１３】本発明のさらに他の実施形態に係る半導体装置の特性を示す図である。
【図１４】本発明のさらに他の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１５】本発明のさらに他の実施形態に係る半導体装置の製造方法を表す模式図である。
【図１６】本発明の別の実施形態に係る半導体装置の模式的な縦断面図である。
【発明を実施するための形態】
【００２３】
本発明に係る半導体装置は、一つの化合物半導体基板上にｐチャネル電界効果トランジスタが形成される領域（以下、ｐＦＥＴ領域という。）とｎチャネル電界効果トランジスタが形成される領域（以下、ｎＦＥＴ領域という。）とを備えている。
【００２４】
ｎＦＥＴ領域は、化合物半導体基板上に形成されるｎ型第２障壁層と、第１チャネル層と、ｎ型第１障壁層と、このｎ型第１障壁層に形成されたｐ型ゲート領域と、ゲート電極を備えている。なお、ｎ型第２障壁層は省略することができる。
【００２５】
ｎ型第２障壁層と第１チャネル層との間、及び第１チャネル層とｎ型第１障壁層との間はヘテロ接合界面を構成する。ｎ型第１障壁層及びｎ型第２障壁層は第１チャネル層よりも広いバンドギャップを有している。ｎ型第１障壁層とｐ型ゲート領域との間はｐｎ接合型の電位障壁が生じている。ｐｎ接合に基づく電位障壁はショットキー障壁よりもビルトイン電圧が大きい。そのために、ｐ型ゲート領域に、より大きな正電圧を印加することができる。ｐ型ゲート領域に正電圧を印加すると、第１チャネル層とｎ型第１障壁層又はｎ型第２障壁層との界面に井戸型ポテンシャルが構成される。ｎ型第１障壁層又はｎ型第２障壁層からこの井戸型ポテンシャルに供給された電子は高移動度の２次元電子ガスとして振舞う。その結果、図示しないソース領域とドレイン領域間を電子の高速移動が可能となり、高速動作のスイッチング素子を実現することができる。
【００２６】
ｐＦＥＴ領域は、ｎ型第１障壁層の上に形成されるゲートリーク防止層と、第２チャネル層と、ｎ型ゲート領域と、ソース領域及びドレイン領域を備えている。ゲートリーク防止層を形成したのでゲートのリーク電流を低減することができる。なお、ゲートリーク防止層は省略することができる。ｐＦＥＴ領域３とｎＦＥＴ領域４とは素子分離領域１２により電気的に分離されている。
【００２７】
ｎ型ゲート領域は、第２チャネル層に対してｐｎ接合型の電位障壁を有している。そのために、ショットキー型ゲートによる電界効果トランジスタと比較してゲートに印加するゲート電圧を低くしたエンハンスメントモードで駆動することができる。また、ｎ型ゲート領域の不純物濃度を調整することにより、トランジスタの閾値電圧制御性を高めることができる。ｎ型ゲート領域に負電圧を印加して第２チャネル層に形成される空乏層の深さを変化させて、ソース・ドレイン間に流れる電流（正孔）を制御する。
【００２８】
このように、化合物半導体を用いてｐｎ接合型ゲート領域を有するｎＦＥＴとｐＦＥＴを同一基板上に形成したので、リーク電流が少なく高速動作が可能な相補型ＦＥＴを高密度で構成することができる。
【００２９】
なお、ｐＦＥＴをｎ型第１障壁層の上に形成することに代えて、化合物半導体基板上にまず第２チャネル層とｎ型ゲート層等から成るｐＦＥＴを形成し、ｎ型ゲート層の上にｎ型第２障壁層、第１チャネル層、ｎ型第１障壁層等からなるｎＦＥＴを形成することができる。
【００３０】
本発明の半導体装置の製造方法は、まず、化合物半導体基板上に第１バッファ層、第１チャネル層、ｎ型第１障壁層、第２バッファ層、ｐ型の第２チャネル層、及びｎ型ゲート層を順次積層形成する。更に、ｎ型ゲート領域を選択的に形成してｐチャネルＦＥＴ用のｎ型ゲート領域を形成する工程、第２チャネル層を選択的に除去して、ｐＦＥＴ領域とｎＦＥＴ領域とを区画する工程、表面に絶縁膜を形成する工程を備えている。更に、当該絶縁膜に開口部を形成してＺｎ不純物を拡散させてｐＦＥＴ用のソース領域とドレイン領域とｎＦＥＴ用のゲート領域を同時に形成する工程、ｐＦＥＴ領域とｎＦＥＴ領域を分離するための素子分離領域を形成する工程、ｐＦＥＴ領域にｐＦＥＴ用のソース電極及びドレイン電極と、ｎＦＥＴ用のゲート領域にゲート電極とを同時に形成する工程を備えている。
【００３１】
その結果、段差部の上段側にｐＦＥＴ領域が形成され、段差部の下段側にｎＦＥＴ領域が形成される。また、化合物半導体基板２上に順次積層する順番を、ｐ型の第２チャネル層、ｎ型ゲート層を先に堆積し、次に、ｎ型第２障壁層、第１チャネル層、ｎ型第１障壁層の順に積層形成することができる。この場合は、段差部の上段側にｎＦＥＴ領域が形成され、下段側にｐＦＥＴ領域が形成される。
【００３２】
このように、ｐＦＥＴとｎＦＥＴとを同じ工程で同時に形成することができるので、製造工数の増加を抑制して低コストで製造することができる。
【００３３】
（第一実施形態）
図１は、本発明の第一実施形態に係る半導体装置の模式的な縦断面図を表す。以下、化合物半導体としてIII−Ｖ属化合物を用いた例について具体的に説明する。最初にｎＦＥＴ領域４について説明する。化合物半導体基板２としてＧａＡｓ単結晶基板を使用した。第１バッファ層５として不純物が添加されていないノンドープのｉ−ＧａＡｓ層とした。ｎ型第２障壁層８はｎ型電荷供給層８ａと高抵抗層８ｂの２層構造を有する。ｎ型電荷供給層８ａは、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度で添加した厚さ約３ｎｍのｎ＋ＡｌＧａＡｓ層から構成され、高抵抗層８ｂは、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層から構成されている。第１チャネル層７は、不純物が添加されていない厚さ５ｎｍ〜１５ｎｍのｉ−ＩｎＧａＡｓ層とした。ｎ型電荷供給層８ａは第１チャネル層７に電子を供給するために設けられており、高抵抗層８ｂは、その上の第１チャネル層７との間に良好なヘテロ接合界面を得るために形成されている。
【００３４】
ｎ型第１障壁層６は、ｎ型電荷供給層６ａが高抵抗層６ｂ及び高抵抗層６ｃにより挟まれる３層構造から構成されている。高抵抗層６ｂは、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層により形成されている。ｎ型電荷供給層６ａは、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度で添加された厚さ約６ｎｍのｎ＋ＡｌＧａＡｓ層により形成されている。高抵抗層６ｃは、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ２の低濃度に添加された厚さ７０ｎｍ〜２００ｎｍのｎ−ＡｌＧａＡｓ層から形成されている。ｎ型電荷供給層６ａは、第１チャネル層７に電子を供給するために設けられ、高抵抗層６ｂは、その下に形成される第１チャネル層７との間に良好なヘテロ接合界面を得るために設けられている。
【００３５】
ｐ型ゲート領域１０は、高抵抗層６ｃのｎ−ＡｌＧａＡｓ層にＺｎを拡散したｐ型領域から形成されている。高抵抗層６ｃの上面には、シリコン窒化膜からなる絶縁膜９が形成され、ｐ型ゲート領域１０にＺｎを拡散させるための開口部が形成され、その開口部にはゲート電極１１が形成されている。ゲート電極１１は、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下部のｐ型ゲート領域１０とオーミックコンタクトがとられている。なお、図１において図示していないが、ゲート電極１１を挟むようにソース電極とドレイン電極が形成され、高抵抗層６ｃとオーミンクコンタクトがとられている。
【００３６】
次に、ｐＦＥＴ領域３について説明する。ｐＦＥＴ領域３は、高抵抗層６ｃまでは、ｎＦＥＴ領域４と同じ積層構造を備えている。高抵抗層６ｃの上には、例えばＳｉなどのｎ型不純物を６×１０１８ａｔｏｍｓ／ｃｍ３含むｎ＋ＧａＡｓ層のキャップ層２６が形成され、その上に不純物が添加されていない厚さ１０ｎｍ〜１００ｎｍのｉ−ＧａＡｓ層の第２バッファ層１５が形成されている。
【００３７】
第２チャネル層１３は、第２バッファ層１５の上に形成され、例えばＣ（炭素）などのｐ型不純物を１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加された厚さ３０ｎｍ〜２５０ｎｍのｐ−ＧａＡｓ層から構成されている。ゲートリーク防止層１４は、第２チャネル層１３の上に形成され、不純物が添加されていない厚さ０ｎｍ〜５０ｎｍのｉ−ＡｌＧａＡｓ層により構成されている。ｎ型ゲート領域１８は、ゲートリーク防止層１４の上に形成されるｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂの２層構造を備えている。ｎ型第１ゲート層１８ａは、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ１０ｎｍ〜５０ｎｍのｎ−ＩｎＧａＰから構成されている。ｎ型第２ゲート層１８ｂは、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ５０〜２００ｎｍのｎ−ＧａＡｓにより構成されている。
【００３８】
ソース領域及びドレイン領域１６は、ｎ型ゲート領域１８を挟むように離間しゲートリーク防止層１４を貫通し、第２チャネル層１３の一部領域まで延在するように形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４及びｎ型ゲート領域１８の側面と、ゲートリーク防止層１４及びｎ型ゲート領域１８の表面にはシリコン窒化膜からなる絶縁膜９が形成されている。絶縁膜９にはソース領域及びドレイン領域１６にＺｎを拡散させるための開口部が形成され、この開口部には金属からなるソース電極及びドレイン電極１７が形成され、その下部に形成されるソース領域及びドレイン領域１６とオーミックコンタクトがとられている。
【００３９】
素子分離領域１２は、ｐＦＥＴ領域３とｎＦＥＴ領域４との境界領域であって、ｎ型第２障壁、第１チャネル層７及びｎ型第１障壁を貫通するように形成されている。素子分離領域１２は、Ｂ（ボロン）をイオン注入して形成した。
【００４０】
以上のとおり、ｐＦＥＴ領域３にｐｎ接合型ゲートを有するｐチャネルＦＥＴを、ｎＦＥＴ領域にｐｎ接合型ゲートを有するｎチャネルＦＥＴを形成した。これにより、両ＦＥＴ、特にｐチャネルＦＥＴをエンハンスモードで動作させることができ、リーク電流を低減した高速動作の相補型ＦＥＴを構成することができる。
【００４１】
（第二実施形態）
図２は、本発明の第二実施形態に係る半導体装置２０の模式的な縦断面図である。同一の部分又は同一の機能を有する部分には同じ符号を付している。
【００４２】
半導体装置２０は、化合物半導体基板２の上に形成したｐＦＥＴ領域３とｎＦＥＴ領域４が形成されている。まず、ｐＦＥＴ領域３を説明する。ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物が添加されていないＧａＡｓからなる第１バッファ層５が形成されている。第１バッファ層５の上に、ｎ型不純物が添加されたｎ＋ＧａＡｓからなるキャップ層２６と不純物が添加されていないｉ−ＧａＡｓからなる第２バッファ層１５が形成されている。その上に、ｐ型不純物が添加されたｐ-ＧａＡｓからなる第２チャネル層１３が形成されている。
【００４３】
第２チャネル層１３上に、不純物が添加されていないｉ−ＡｌＧａＡｓからなるゲートリーク防止層１４が形成されている。その上に、ｎ型不純物が添加されたｎ−ＩｎＧａＰからなるｎ型第１ゲート層１８ａと、ｎ型不純物が添加されたｎ−ＧａＡｓからなるｎ型第２ゲート層１８ｂの２層構造のｎ型ゲート領域１８が形成されている。ソース領域及びドレイン領域１６は、ｎ型ゲート領域１８を挟むように離間しゲートリーク防止層１４を貫通し、第２チャネル層１３の一部領域まで延在するように形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。
【００４４】
第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４及びｎ型ゲート領域１８の側面と、ゲートリーク防止層１４及びｎ型ゲート領域１８の表面にはシリコン窒化膜からなる絶縁膜９が形成されている。絶縁膜９にはソース領域及びドレイン領域１６にＺｎを拡散させるための開口部が形成され、この開口部には金属からなるソース電極及びドレイン電極１７が形成され、その下部に形成されるソース領域及びドレイン領域１６とオーミックコンタクトがとられている。絶縁膜９は、ｎＦＥＴ領域４が形成されていない側面、即ち第２バッファ層１５、第２チャネル層１３及びゲートリーク防止層１４の側面にも形成されている。
【００４５】
次に、ｎＦＥＴ領域４を説明する。化合物半導体基板２の上に、第１バッファ層５、第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４、ｎ型第１ゲート層１８ａ及びｎ型第２ゲート層１８ｂの積層構造は、ｐＦＥＴ領域３と同じ積層構造を備えている。その上に、不純物が添加されていないｉ-ＡｌＧａＡｓからなる高抵抗層８ｃと、高濃度のｎ型不純物が添加されたｎ＋ＡｌＧａＡｓからなるｎ型電荷供給層８ａと、不純物が添加されていないｉ−ＡｌＧａＡｓからなる高抵抗層８ｂの３層構造を有するｎ型第２障壁層８が形成されている。その上に、不純物が添加されていないｉ−ＩｎＧａＡｓからなる第１チャネル層７が形成されている。その上に、不純物が添加されていないｉ−ＡｌＧａＡｓの高抵抗層６ｂ、高濃度ｎ型不純物が添加されたｎ＋ＡｌＧａＡｓのｎ型電荷供給層６ａ、ｎ型不純物が添加されたｎ−ＡｌＧａＡｓの高抵抗層６ｃからなる３層構造のｎ型第１障壁層６が形成されている。
【００４６】
ｐ型ゲート領域１０は、高抵抗層６ｃのｎ−ＡｌＧａＡｓ層にＺｎを拡散したｐ型の領域から形成されている。高抵抗層６ｃの上面には、シリコン窒化膜からなる絶縁膜９が形成され、ｐ型ゲート領域１０にＺｎを拡散させるための開口部が形成され、その開口部にはゲート電極１１が形成されている。ゲート電極１１は、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下部のｐ型ゲート領域１０とオーミックコンタクトがとられている。なお、図２において図示していないが、ゲート電極１１を挟むようにソース電極とドレイン電極が形成され、高抵抗層６ｃとオーミンクコンタクトがとられている。
【００４７】
素子分離領域１２は、ｐＦＥＴ領域３とｎＦＥＴ領域４との境界領域であって、ｎ型第２障壁、第１チャネル層７及びｎ型第１障壁を貫通するように形成されている。また、素子分離領域１２は、ｐＦＥＴ領域３の側面に形成した絶縁膜９の表面、及びｎＦＥＴ領域４の側面、即ち第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４、ｎ型ゲート層２１、ｎ型第２障壁層８、第１チャネル層７及びｎ型第１障壁層６の側面にも形成されている。また、絶縁膜９はｐＦＥＴ領域３とｎＦＥＴ領域４の境界領域に形成した素子分離領域１２の露出面にも形成されている。
【００４８】
なお、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第一実施形態と同様である。
【００４９】
（第三実施形態）
図３〜図１１を用いて本発明の第三実施形態に係る半導体装置１の製造方法を説明する。同一の部分又は同一の機能を有する部分には同じ符号を付している。
【００５０】
図３は、ＧａＡｓ単結晶基板上にＧａＡｓ材料を主体とする各層を、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長させた積層構造を表す模式的な縦断面図である。ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物を添加しないＧａＡｓ層をエピタキシャル成長させて厚さ約２００ｎｍ程度の第１バッファ層５を形成する。その上に、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２、例えば３．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度で添加したｎ＋ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍのｎ型電荷供給層８ａを形成する。次に不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍの高抵抗層８ｂを形成する。ｎ型電荷供給層８ａと高抵抗層８ｂによりｎ型第２障壁層８を構成する。ｎ型第２障壁層８のアルミニウムの組成比は０．２〜０．３、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
【００５１】
次に、ｎ型第２障壁層８の上に不純物を添加しないｉ−ＩｎＧａＡｓ層をエピタキシャル成長させて厚さ５ｎｍ〜１５ｎｍの第１チャネル層７を形成する。第１チャネル層７のインジウム（Ｉｎ）の組成比を０．１〜０．４、例えばＩｎ０．２Ｇａ０．８Ａｓとし、ｎ型第２障壁層８よりもバンドギャップを狭くする。
【００５２】
次に、第１チャネル層７の上に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約２ｎｍの高抵抗層６ｂを形成する。次にｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ２の高濃度に添加したｎ＋ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約６ｎｍのｎ型電荷供給層６ａを形成する。次にｎ型不純物としてＳｉを低濃度に添加したｎ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ７０ｎｍ〜２００ｎｍの高抵抗層６ｃを形成する。高抵抗層６ｂ、ｎ型電荷供給層６ａ及び高抵抗層６ｃによりｎ型第１障壁層６とする。ｎ型第１障壁層６のアルミニウムの組成比は０．２〜０．３、例えばＡｌ０．２Ｇａ０．８Ａｓとし、第１チャネル層７よりもバンドギャップを広くする。
【００５３】
次に、ｎ型第１障壁層６の上にｎ型不純物を６×１０１８ａｔｏｍｓ／ｃｍ３添加したｎ＋ＧａＡｓ膜をエピタキシャル成長させてキャップ層２６を形成する。次に、不純物を添加しないｉ−ＧａＡｓ層をエピタキシャル成長させて厚さ１０ｎｍ〜１００ｎｍの第２バッファ層１５を形成する。
【００５４】
次に、第２バッファ層１５の上に、例えばＣなどのｐ型不純物を１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加したｐ−ＧａＡｓ層をエピタキシャル成長させて厚さ３０ｎｍ〜２５０ｎｍの第２チャネル層１３を形成する。次に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ０〜５０ｎｍのゲートリーク防止層１４を形成する。厚さが０とは、ゲートリーク防止層１４は必須の構成ではないためである。ゲートリーク防止層１４のアルミニウムの組成比は０．２〜０．３、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
【００５５】
次に、ゲートリーク防止層１４又は第２チャネル層１３の上に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加したｎ−ＩｎＧａＰ層をエピタキシャル成長させて厚さ１０ｎｍ〜５０ｎｍのｎ型第１ゲート層１８ａを形成する。次に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３添加したｎ−ＧａＡｓ層をエピタキシャル成長させて厚さ５０〜２００ｎｍのｎ型第２ゲート層１８ｂを形成する。ｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂによりｎ型ゲート層２１を構成している。なお、以上のエピタキシャル成長は、温度約６００℃により行った。
【００５６】
次に、図４に示すように、ｎ型第２ゲート層１８ｂ及びｎ型第１ゲート層１８ａを選択的にエッチング除去して、ｐＦＥＴ領域３にｎ型ゲート領域１８を形成する。フォトリソグラフィ技術及びウエットエッチング若しくはドライエッチング技術を用いてｎ型ゲート領域１８を残す。次に、図５に示すように、ゲートリーク防止層１４、第２チャネル層１３、第２バッファ層１５及びキャップ層２６を順次選択的にエッチング除去し、除去した領域をｎＦＥＴ領域４、残した領域をｐＦＥＴ領域３とする。
【００５７】
次に、図６に示すように、基板上面の露出した表面にプラズマＣＶＤ法によりシリコン窒化膜からなる絶縁膜９を厚さ１００ｎｍ〜５００ｎｍ形成する。次に、図７に示すように、絶縁膜９に、ｐＦＥＴ領域３のソース領域及びドレイン領域形成用の第１開口部２２ａ、２２ｂと、ｎＦＥＴ領域４のゲート領域形成用の第１開口部２２ｃを形成する。第１開口部２２ａ、２２ｂ、２２ｃはフォトリソグラフィ技術、及び、例えばＲＩＥ（Reactive Ion Etching）技術を用いた異方性エッチングにより形成する。
【００５８】
次に、図８に示すように、絶縁膜９の第１開口部２２ａ、２２ｂを通してゲートリーク防止層１４と第２チャネル層１３の厚さ方向途中まで拡散させると同時に、第１開口部２２ｃを通して高抵抗層６ｃの厚さ方向途中まで拡散させる。これにより、ｐＦＥＴ領域３にｐ型のソース領域及びドレイン領域１６を、ｎＦＥＴ領域４にｐ型ゲート領域１０を形成する。Ｚｎは、ジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）とアルシン（ＡｓＨ３）を含むガス雰囲気中で基板を約６００℃に加熱し、第１開口部２２ａ、２２ｂ、２２ｃから導入拡散させる。第１開口部２２ｃのｎＦＥＴ領域４では、Ｚｎの拡散の深さを第１チャネル層７の上面から約１０ｎｍ以上離れるように形成することが好ましい。また、Ｚｎはイオン注入法により注入することもきる。
【００５９】
次に、図９に示すように、ｐＦＥＴ領域３とｎＦＥＴ領域４を電気的に分離するための素子分離領域１２を形成する。素子分離領域１２は、ｎ型第１障壁層６、第１チャネル層７及びｎ型第２障壁層８の底部に達する深さまで形成する。素子分離領域１２は、例えばＢイオンのイオン注入法により形成することができる。
【００６０】
次に、図１０に示すように、基板の表面に金属膜を堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ｐＦＥＴ領域３のソース電極及びドレイン電極１７と、ｎＦＥＴ領域４のゲート電極１１を同時に形成する。金属膜は、例えば電子ビーム蒸着法によりチタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）を例えば３０ｎｍ、５０ｎｍ、１２０ｎｍの厚さで堆積する。これにより、Ｚｎを拡散させたｐ型のソース領域及びドレイン領域１６とｐ型ゲート領域１０のそれぞれにおいてオーミックコンタクトをとることができる。
【００６１】
更に、図１１に示すように、基板表面に絶縁材料からなる保護膜２５を堆積し、次にｎＦＥＴ領域４のゲート電極１１を挟むように保護膜２５及び絶縁膜９に第２開口部２３を形成する。そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極及びドレイン電極２４を形成する。ソース電極及びドレイン電極２４はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。なお、保護膜２５及び絶縁膜９の第２開口部２３を形成する際に、ｐＦＥＴ領域３のｎ型ゲート領域１８の上部にも同時に開口部を形成し、ｎＦＥＴ領域４のソース電極及びドレイン電極２４と同時に、ｐＦＥＴ領域３のゲート電極を形成することができる。
【００６２】
以上説明した第三実施形態は、図１に示す構造のｐチャネルＦＥＴとｎチャネルＦＥＴとを同時に形成する製造方法であるが、同様に図２に示す構造のｐチャネルＦＥＴとｎチャネルＦＥＴとを同時に形成することができる。
【００６３】
（第四実施形態）
以下、本発明の第四実施形態に係る半導体装置２０の製造方法を説明する。ＧａＡｓ単結晶からなる化合物半導体基板２の上に、ＧａＡｓ層の第１バッファ層５をエピタキシャル成長させる。次にｎ型不純物を高濃度で添加したｎ＋ＧａＡｓのキャップ層２６と不純物を添加しないｉ−ＧａＡｓの第２バッファ層１５をエピタキシャル成長させる。次に、ｐ型不純物を添加したｐ−ＧａＡｓからなる第２チャネル層１３と不純物を添加しないｉ−ＡｌＧａＡｓからなるゲートリーク防止層１４をエピタキシャル成長させる。次に、ｎ型不純物を低濃度で添加したｎ−ＩｎＧａＰからなるｎ型第１ゲート層１８ａとｎ型不純物を添加したｎ−ＧａＡｓからなるｎ型第２ゲート層１８ｂを順次エピタキシャル成長させてｎ型ゲート層２１を形成する。
【００６４】
次に、不純物を添加しないｉ−ＡｌＧａＡｓからなる高抵抗層８ｃと、ｎ型不純物を高濃度で添加したｎ＋ＡｌＧａＡｓからなるｎ型電荷供給層８ａと、不純物を添加しないｉ−ＡｌＧａＡｓからなる高抵抗層８ｂのｎ型第２障壁層８を形成する。次に、不純物を添加しないｉ−ＩｎＧａＡｓの第１チャネル層７をエピタキシャル成長させる。次に、不純物を添加しないｉ−ＡｌＧａＡｓの高抵抗層６ｂ、ｎ型不純物を高濃度で添加したｎ＋ＡｌＧａＡｓのｎ型電荷供給層６ａ、ｎ型不純物を低濃度で添加したｎ-ＡｌＧａＡｓの高抵抗層６ｃを順次エピタキシャル成長させてｎ型第１障壁層６を形成する。以上、各層の膜厚や不純物を添加する場合の添加材料や添加濃度は上記第三実施形態と同様である。
【００６５】
次に、素子分離領域１２を形成してｐＦＥＴ領域３とｎＦＥＴ領域４とを電気的に分離し、次にｐＦＥＴ領域３の、ｎ型第１障壁層６、第１チャネル層７及びｎ型第２障壁層８を選択的に除去する。次に、ｐＦＥＴ領域３のｎ型ゲート層２１を選択的に除去してｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂの積層構造を有するｎ型ゲート領域１８を形成する。
【００６６】
次に、シリコン窒化膜から成る絶縁膜９をｎ型第１障壁層６やゲートリーク防止層１４の表面、及び素子分離領域１２の表面に堆積する。次に、ｐＦＥＴ領域３のソース領域及びドレイン領域形成用、及びｎＦＥＴ領域４のゲート領域形成用の開口部を形成する。そして、この開口部からＺｎのｐ型不純物をゲートリーク防止層１４及び第２チャネル層１３と高抵抗層６ｃに導入し、ｐＦＥＴ領域３にソース領域及びドレイン領域１６、ｎＦＥＴ領域４にｐ型ゲート領域１０をそれぞれ同時に形成する。
【００６７】
次に、金属膜を堆積し選択的に除去して、ｐＦＥＴ領域３にソース電極及びドレイン電極１７と、ｎＦＥＴ領域４にゲート電極１１を同時に形成する。その他、ｐＦＥＴ領域３のゲート電極やｎＦＥＴ領域４のソース電極及びドレイン電極の形成は、上記第三実施形態と同様に同時に形成することができる。また、エピタキシャル成長により形成した各層の不純物濃度や膜厚、Ｚｎの導入拡散、ソース電極、ドレイン電極及びゲート電極の組成や膜厚は、第三実施形態の場合と同様とすることができる。
【００６８】
（第五実施例）
図１２は、本発明の第五実施形態に係る半導体装置３０の模式的な縦断面図である。上述した同一の部分又は同一の機能を有する部分には同じ符号を付している。また、後述するバックゲート電極３１を除き、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第一実施形態と同様である。
【００６９】
第五実施形態に係る半導体装置３０は、上記第一実施形態に係る半導体装置１に対して、ｐＦＥＴ領域３にさらにバックゲート電極を３１設けている点で異なる。このように、ｐチャネルＦＥＴにバックゲート電極３１を設けることにより、相互コンダクタンスが高くなり、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００７０】
図１２に示すように、半導体装置３０は、化合物半導体基板２の上にｐＦＥＴ領域３とｎＦＥＴ領域４とが形成されている。なお、ｎＦＥＴ領域４は、第一実施形態に係る半導体装置１のｎＦＥＴ領域４と同じ構成であり、ここでは説明を省略する。
【００７１】
ｐＦＥＴ領域３においては、ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物が添加されていないＧａＡｓからなる第１バッファ層５が形成されている。第１バッファ層５の上に、ｎ型第２障壁層８、第１チャネル層７、ｎ型第１障壁層６、キャップ層２６、第２バッファ層１５、第２チャネル層１３が順次形成されている。そして、第２チャネル層１３上には、ゲートリーク防止層１４やソース領域及びドレイン領域１６，１６が形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。なお、ゲートリーク防止層１４は省略することができる。ｐＦＥＴ領域３とｎＦＥＴ領域４とは素子分離領域１２により電気的に分離されている。
【００７２】
ゲートリーク防止層１４上にはｎ型ゲート領域１８が形成されており、第２チャネル層１３に対してｐｎ接合型の電位障壁を有している。そのために、ショットキー型ゲートによる電界効果トランジスタと比較してゲートに印加するゲート電圧を低くしたエンハンスメントモードで駆動することができる。
【００７３】
さらに、半導体装置３０のｐＦＥＴ領域３においては、ｎ型第１障壁層６上にバックゲート電極３１が形成されている。バックゲート電極３１は、例えば、金−ゲルマニウム（ＡｕＧｅ）合金とニッケル（Ｎｉ）との２層構造より形成することができる。このバックゲート電極３１は、図示しないが、ｎ型ゲート領域１８と電気的に接続される。
【００７４】
このバックゲート電極３１は、ｎチャネルＦＥＴのソース電極及びドレイン電極２４を形成するときに同時に生成することができるため、新たな工程が必要なく、レジストマスクの追加は不要である。
【００７５】
本出願人は、第一実施形態に係る半導体装置１のｐチャネルＦＥＴのＩｄ−Ｖｇ特性と本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴのＩｄ−Ｖｇ特性の測定を行った。その測定結果を図１３に示す。なお、ゲート幅は１０μｍとした。
【００７６】
この図１３から、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴの方が、第一実施形態に係る半導体装置１のｐチャネルＦＥＴよりも、ｐチャネルＦＥＴのオン／オフ特性が向上していることが分かる。
【００７７】
例えば、第一実施形態に係る半導体装置１のｐチャネルＦＥＴでは、ゲート電圧Ｖｇが０Ｖ時（オン状態）のドレイン電流Ｉｄは、４．７１×１０-5（Ａ）であり、ゲート電圧Ｖｇが１Ｖ時（オフ状態）ドレイン電流Ｉｄは、８．２３×１０-8（Ａ）である。一方、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴでは、ゲート電圧Ｖｇが０Ｖ時（オン状態）のドレイン電流Ｉｄは、５．０５×１０-5（Ａ）であり、ゲート電圧Ｖｇが１Ｖ時（オフ状態）のドレイン電流Ｉｄは、１．７５×１０-11（Ａ）である。
【００７８】
また、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴでは、第一実施形態に係る半導体装置１のｐチャネルＦＥＴに比べて、ゲート電圧Ｖｇが１．５Ｖ時のドレイン電流Ｉｄは大きくなり、ゲート電圧Ｖｇが−１Ｖの時のドレイン電流Ｉｄは小さくなる。
【００７９】
しかも、本第五実施形態に係る半導体装置３０のｐチャネルＦＥＴでは、第一実施形態に係る半導体装置１のｐチャネルＦＥＴに比べて、ゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄの変化率を大きくすることができる。
【００８０】
このように、ｐチャネルＦＥＴにバックゲート電極３１を設けることにより、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００８１】
なお、バックゲート電極３１のレイアウト方法は多数考えられるが、ｐチャネルＦＥＴのｎ型ゲート領域１８、ソース領域及びドレイン領域１６が形成された領域の近くにバックゲート電極３１を形成することで、レイアウトに関係なく同様の効果が得られる。
【００８２】
次に、第五実施形態に係る半導体装置３０の製造方法を説明する。
【００８３】
まず、第三実施形態と同様に、図３及び図４で示す工程を行う。なお、これらの工程は第三実施形態と同様であるため、説明を省略する。
【００８４】
次に、図１４に示すように、ｐＦＥＴ領域３のうちバックゲート電極３１（図１２参照）が形成される領域とｎＦＥＴ領域４において、ゲートリーク防止層１４、第２チャネル層１３、第２バッファ層１５及びキャップ層２６を順次選択的にエッチング除去する。
【００８５】
次に、第三実施形態と同様に、図６〜図１０で示す工程を行う。なお、これらの工程は第三実施形態と同様であるため、説明を省略する。
【００８６】
次に、図１５に示すように、基板表面に絶縁材料からなる保護膜２５を堆積し、次にｎＦＥＴ領域４のゲート電極１１を挟むように保護膜２５及び絶縁膜９に第２開口部２３を形成する。同時に、ｐＦＥＴ領域３においては、ｎ型第１障壁層６のｎ型の高抵抗層６ｃ上の保護膜２５及び絶縁膜９に第３開口部３２を形成する。
【００８７】
そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極及びドレイン電極２４とバックゲート電極３１とを同時に形成する。これにより、図１２に示すｐチャネルＦＥＴが形成される。ソース電極及びドレイン電極２４はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。また、同様に、バックゲート電極３１はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。なお、保護膜２５及び絶縁膜９の第２開口部２３を形成する際に、ｐＦＥＴ領域３のｎ型ゲート領域１８の上部にも同時に開口部を形成し、ｎＦＥＴ領域４のソース電極及びドレイン電極２４と同時に、ｐＦＥＴ領域３のゲート電極を形成することができる。
【００８８】
このように、バックゲート電極３１は、ソース電極及びドレイン電極２４を形成するときに同時に形成することができるため、新たな工程が必要なく、レジストマスクの追加は不要である。
【００８９】
（第六実施例）
図１６は、本発明の第六実施形態に係る半導体装置４０の模式的な縦断面図である。上述した同一の部分又は同一の機能を有する部分には同じ符号を付している。また、後述するバックゲート電極３１及びｎ−ＧａＡｓ層４１を除き、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第二実施形態と同様である。
【００９０】
第六実施形態に係る半導体装置４０は、上記第二実施形態に係る半導体装置２０に対して、第１バッファ層５とキャップ層２６との間にｎ−ＧａＡｓ層４１を形成し、さらに、ｐＦＥＴ領域３におけるｎ−ＧａＡｓ層４１上にバックゲート電極３１を設けている点で異なる。このように、ｐチャネルＦＥＴにバックゲート電極３１を設けることにより、相互コンダクタンスが高くなり、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００９１】
図１６に示すように、半導体装置４０では、化合物半導体基板２の上にｐＦＥＴ領域３とｎＦＥＴ領域４とが形成されている。なお、ｎＦＥＴ領域４は、第二実施形態に係る半導体装置１０のｎＦＥＴ領域４と同じ構成であり、ここでは説明を省略する。
【００９２】
ｐＦＥＴ領域３では、ＧａＡｓ単結晶からなる化合物半導体基板２の上に、不純物が添加されていないＧａＡｓからなる第１バッファ層５が形成されている。そして、第１バッファ層５の上に、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ２の低濃度に添加されたｎ−ＧａＡｓからなるｎ−ＧａＡｓ層４１が形成される。
【００９３】
さらに、このｎ−ＧａＡｓ層４１上には、半導体装置２０と同様に、キャップ層２６、第２バッファ層１５、第２チャネル層１３が順次形成されている。そして、第２チャネル層１３上には、ゲートリーク防止層１４やソース領域及びドレイン領域１６，１６が形成されている。ソース領域及びドレイン領域１６は、ゲートリーク防止層１４及び第２チャネル層１３の一部領域に不純物としてＺｎを拡散させた拡散領域により構成されている。なお、ゲートリーク防止層１４は省略することができる。ｐＦＥＴ領域３とｎＦＥＴ領域４とは素子分離領域１２により電気的に分離されている。
【００９４】
さらに、半導体装置４０においては、ｎ型第１障壁層６上にバックゲート電極３１が形成されている。バックゲート電極３１は、例えば、金−ゲルマニウム（ＡｕＧｅ）合金とニッケル（Ｎｉ）との２層構造より形成することができる。このバックゲート電極３１は、図示しないが、ｎ型ゲート領域１８と電気的に接続される。
【００９５】
このように、半導体装置４０においては、半導体装置３０と同様にバックゲート電極３１を形成しており、ｐチャネルＦＥＴのオン／オフ特性を向上させることができる。
【００９６】
次に、第六実施形態に係る半導体装置４０の製造方法を説明する。
【００９７】
まず、ＧａＡｓ単結晶からなる化合物半導体基板２の上に、ＧａＡｓ層の第１バッファ層５をエピタキシャル成長させる。次に、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ２の低濃度に添加されたｎ−ＧａＡｓからなるｎ−ＧａＡｓ層４１をエピタキシャル成長させる。その後、第四実施例と同様に、キャップ層２６、第２バッファ層１５、第２チャネル層１３、ゲートリーク防止層１４を順次エピタキシャル成長させ、その後、ｎ型第１ゲート層１８ａとｎ型第２ゲート層１８ｂを順次エピタキシャル成長させてｎ型ゲート層２１を形成する。
【００９８】
次に、第四実施例と同様に、抵抗層８ｂと、ｎ型電荷供給層８ａと、ｎ型第２障壁層８、第１チャネル層７、ｎ型第１障壁層６を形成し、素子分離領域１２を形成してｐＦＥＴ領域３とｎＦＥＴ領域４とを電気的に分離する。
【００９９】
次に、ｐＦＥＴ領域３の、ｎ型第１障壁層６、第１チャネル層７及びｎ型第２障壁層８を選択的に除去する。さらに、ｐＦＥＴ領域３のバックゲート電極形成領域上のゲートリーク防止層１４、第２チャネル層１３、第２バッファ層１５、キャップ層２６を選択的に除去する。
【０１００】
次に、第四実施例と同様に、ｎ型ゲート領域１８を形成し、シリコン窒化膜から成る絶縁膜９をｎ型第１障壁層６やゲートリーク防止層１４の表面、ｎ−ＧａＡｓ層４１の表面、及び素子分離領域１２の表面に堆積する。次に、第四実施例と同様に、絶縁膜９を選択的に開口して開口部を形成し、この開口部からＺｎのｐ型不純物を導入して、ｐＦＥＴ領域３にソース領域及びドレイン領域１６、ｎＦＥＴ領域４にｐ型ゲート領域１０をそれぞれ同時に形成する。次に、第四実施例と同様に、金属膜を堆積し選択的に除去して、ｐＦＥＴ領域３にソース電極及びドレイン電極１７と、ｎＦＥＴ領域４にゲート電極１１を同時に形成する。
【０１０１】
次に、基板表面に絶縁材料からなる保護膜２５を堆積し、ｎＦＥＴ領域４のゲート電極１１を挟むように保護膜２５及び絶縁膜９に第２開口部２３を形成する。同時に、ｐＦＥＴ領域３においては、ｎ型第１障壁層６のｎ型の高抵抗層６ｃ上の保護膜２５及び絶縁膜９に第３開口部３２を形成する。
【０１０２】
そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極及びドレイン電極２４とバックゲート電極３１とを同時に形成する。これにより、図１６に示すｐチャネルＦＥＴが形成される。ソース電極及びドレイン電極２４はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。また、同様に、バックゲート電極３１はｎ型の高抵抗層６ｃとオーミックコンタクトがとられている。なお、保護膜２５及び絶縁膜９の第２開口部２３を形成する際に、ｐＦＥＴ領域３のｎ型ゲート領域１８の上部にも同時に開口部を形成し、ｎＦＥＴ領域４のソース電極及びドレイン電極２４と同時に、ｐＦＥＴ領域３のゲート電極を形成することができる。
【０１０３】
以上のとおり、本発明の半導体装置１、２０、３０、４０の製造方法によれば、化合物半導体基板２上にｐチャネルＦＥＴとｎチャネルＦＥＴとを同時に形成することができる。しかも、ｐチャネルＦＥＴのｐ型の第２チャネル層１３に対してｎ型ゲート領域１８とし、またｎチャネルＦＥＴのｎ型第１障壁層６に対してｐ型ゲート領域１０とするｐｎ接合型のゲート領域を同時に形成することができる。即ち、エンハンスメントモードの相補型ＦＥＴを同時に構成することができるので、リーク電流を減少させた高速動作の可能な相補型ＦＥＴを一つの化合物半導体基板に高密度で製造することが可能となる。
【符号の説明】
【０１０４】
１、２０、３０、４０ 半導体装置
２ 化合物半導体基板
３ ｐチャネル電界効果トランジスタ領域
４ ｎチャネル電界効果トランジスタ領域
６ ｎ型第１障壁層
７ 第１チャネル層
８ ｎ型第２障壁層
９ 絶縁膜
１０ ｐ型ゲート領域
１１ ゲート電極
１２ 素子分離領域
１３ 第２チャネル層
１５ 第２バッファ層
１６ ソース領域及びドレイン領域
１８ ｎ型ゲート領域
３１ バックゲート電極
４１ ｎ−ＧａＡｓ層
【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板の上に形成され、第１チャネル層と、前記第１チャネル層にヘテロ接合し、前記第１チャネル層にｎ型の電荷を供給するｎ型の第１障壁層と、前記ｎ型の第１障壁層に対してｐｎ接合型の電位障壁を有するｐ型のゲート領域とを備えるｎチャネル電界効果トランジスタ領域と、
前記化合物半導体基板の上に形成され、ｐ型の第２チャネル層と、前記ｐ型の第２チャネル層に対してｐｎ接合型の電位障壁を有するｎ型のゲート領域とを含むｐチャネル電界効果トランジスタ領域と、から構成される半導体装置。
【請求項２】
前記ｐチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記第１チャネル層、前記ｎ型の第１障壁層、前記第２チャネル層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記ｐ型の第２チャネル層、前記ｎ型のゲート領域と同時に形成されたｎ型のゲート層、前記第１チャネル層、前記ｎ型の第１障壁層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎ型のゲート領域と前記ｐ型の第２チャネル層との間にゲートリーク防止層が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｐ型の第２チャネル層には、Ｚｎの拡散層からなるｐ型のソース領域とドレイン領域が、前記ｎ型のゲート領域を挟むように互いに離間して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記化合物半導体基板と前記第１チャネル層との間に、前記第１チャネル層にｎ型の電荷を供給するｎ型の第２障壁層が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ｐチャンネル電界効果トランジスタ領域には、バックゲート電極が形成されている請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ｐチャンネル電界効果トランジスタのバックゲート電極は、前記前記ｎ型の第１障壁層上に形成されている請求項７に記載の半導体装置。
【請求項９】
化合物半導体基板上に、第１バッファ層と、第１チャネル層と、ｎ型の第１障壁層と、第２バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層とを順次エピタキシャル成長させて多層膜を形成する工程と、
前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、
前記ｐ型の第２チャネル層を選択的に除去して、前記ｎ型のゲート領域を含む前記ｐ型の第２チャネル層が残留するｐチャネル電界効果トランジスタ領域と、前記ｎ型の第１障壁層が残留するｎチャネル電界効果トランジスタ領域とを区画する工程と、
前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に第１開口部を形成する工程と、
前記第１開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、
前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、
前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法。
【請求項１０】
前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
化合物半導体基板上に、第１バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層と、ｎ型の第２障壁層と、第１チャネル層と、ｎ型の第１障壁層とを順次エピタキシャル成長させて多層膜を形成する工程と、
ｐチャネル電界効果トランジスタ領域とｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、
前記ｐチャネル電界効果トランジスタ領域の前記ｎ型の第１障壁層、前記第１チャネル層及び前記ｎ型の第２障壁層を選択的に除去する工程と、
前記ｐチャネル電界効果トランジスタ領域の前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、
前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に開口部を形成する工程と、
前記開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、
前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法。
【請求項１２】
前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項１１に記載の半導体装置の製造方法。
【請求項１】
化合物半導体基板と、
前記化合物半導体基板の上に形成され、第１チャネル層と、前記第１チャネル層にヘテロ接合し、前記第１チャネル層にｎ型の電荷を供給するｎ型の第１障壁層と、前記ｎ型の第１障壁層に対してｐｎ接合型の電位障壁を有するｐ型のゲート領域とを備えるｎチャネル電界効果トランジスタ領域と、
前記化合物半導体基板の上に形成され、ｐ型の第２チャネル層と、前記ｐ型の第２チャネル層に対してｐｎ接合型の電位障壁を有するｎ型のゲート領域とを含むｐチャネル電界効果トランジスタ領域と、から構成される半導体装置。
【請求項２】
前記ｐチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記第１チャネル層、前記ｎ型の第１障壁層、前記第２チャネル層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎチャネル電界効果トランジスタ領域は、前記化合物半導体基板の上方に、前記ｐ型の第２チャネル層、前記ｎ型のゲート領域と同時に形成されたｎ型のゲート層、前記第１チャネル層、前記ｎ型の第１障壁層の順で積層して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎ型のゲート領域と前記ｐ型の第２チャネル層との間にゲートリーク防止層が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｐ型の第２チャネル層には、Ｚｎの拡散層からなるｐ型のソース領域とドレイン領域が、前記ｎ型のゲート領域を挟むように互いに離間して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記化合物半導体基板と前記第１チャネル層との間に、前記第１チャネル層にｎ型の電荷を供給するｎ型の第２障壁層が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ｐチャンネル電界効果トランジスタ領域には、バックゲート電極が形成されている請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ｐチャンネル電界効果トランジスタのバックゲート電極は、前記前記ｎ型の第１障壁層上に形成されている請求項７に記載の半導体装置。
【請求項９】
化合物半導体基板上に、第１バッファ層と、第１チャネル層と、ｎ型の第１障壁層と、第２バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層とを順次エピタキシャル成長させて多層膜を形成する工程と、
前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、
前記ｐ型の第２チャネル層を選択的に除去して、前記ｎ型のゲート領域を含む前記ｐ型の第２チャネル層が残留するｐチャネル電界効果トランジスタ領域と、前記ｎ型の第１障壁層が残留するｎチャネル電界効果トランジスタ領域とを区画する工程と、
前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に第１開口部を形成する工程と、
前記第１開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、
前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、
前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法。
【請求項１０】
前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
化合物半導体基板上に、第１バッファ層と、ｐ型の第２チャネル層と、ｎ型のゲート層と、ｎ型の第２障壁層と、第１チャネル層と、ｎ型の第１障壁層とを順次エピタキシャル成長させて多層膜を形成する工程と、
ｐチャネル電界効果トランジスタ領域とｎチャネル電界効果トランジスタ領域とを電気的に分離するための素子分離領域を形成する工程と、
前記ｐチャネル電界効果トランジスタ領域の前記ｎ型の第１障壁層、前記第１チャネル層及び前記ｎ型の第２障壁層を選択的に除去する工程と、
前記ｐチャネル電界効果トランジスタ領域の前記ｎ型のゲート層を選択的に除去してｐチャネル電界効果トランジスタ用のｎ型のゲート領域を形成する工程と、
前記ｐチャネル電界効果トランジスタ領域と前記ｎチャネル電界効果トランジスタ領域の露出面に絶縁膜を同時に形成し、前記絶縁膜に開口部を形成する工程と、
前記開口部からＺｎ不純物を拡散させて、ｐチャネル電界効果トランジスタ用のソース領域及びドレイン領域とｎチャネル電界効果トランジスタ用のゲート領域を同時に形成する工程と、
前記ｐチャネル電界効果トランジスタ用の前記ソース領域及びドレイン領域と前記ｎチャネル電界効果トランジスタ用のゲート領域に金属電極を形成する工程と、を含む半導体装置の製造方法。
【請求項１２】
前記ｎチャンネル電界効果トランジスタ用のソース領域及びドレイン領域に金属電極を形成するときに同時に、前記ｎ型の第１障壁層上に前記ｐチャンネル電界効果トランジスタのバックゲート電極を形成する工程を含む請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１９２９５２（Ｐ２０１１−１９２９５２Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−１３４６９８（Ｐ２０１０−１３４６９８）
【出願日】平成２２年６月１４日（２０１０．６．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年６月１４日（２０１０．６．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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