【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な高周波用半導体装置を提供する。
【解決手段】化合物半導体基板１１に形成される動作領域１２と、動作領域１２上に形成されるゲート電極１３と、動作領域１２上にゲート電極１３を挟んで交互に形成されるソース電極１４及びドレイン電極１５と、外部回路と接続されるためのボンディングパッド１８、１９と、一方の端部がソース電極１４又はドレイン電極１５と動作領域１２外上で接続され、他方の端部がボンディングパッド１８、１９と接続されるエアブリッジ２０を備える。 （もっと読む）

【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１１に形成される動作領域１２、動作領域１２上に形成されるゲート電極１３と、動作領域１２上にゲート電極１３を挟んで交互に形成されるソース電極１４及びドレイン電極１５と、外部回路と接続されるためのボンディングパッド１８、１９と、ソース電極１４又はドレイン電極１５と接続される電極接続部２０ａと、ボンディングパッド１８、１９と接続されるパッド接続部２０ｂと、電極接続部２０ａ及びパッド接続部２０ｂ間を接続する空中配線部２０ｃを有するエアブリッジ２０を備え、夫々エアブリッジ２０の幅方向の断面において、電極接続部２０ａの断面積が、空中配線部２０ｃの断面積以下及び／又は電極接続部の幅が、空中配線部の幅より狭いことを特徴とする。 （もっと読む）

【課題】ＦＥＴを直列に多段接続したスイッチ回路装置は、各ＦＥＴの直流検査をすることができず、出荷前に高周波測定による選別が必要であった。
【解決手段】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第１主面のスイッチング素子と、第２主面の電極パッドを接続したスイッチ回路装置において、全てのＦＥＴの電極が検査できるように検査用電極パッドを第２主面に設け、外部端子電極パッドおよび検査用電極パッドを用いて各ＦＥＴの直流検査を行う。これにより、出荷前の高周波測定による選別が不要となり、計測のための工数が低減できる。検査用電極パッドには外部端子となるバンプ電極を設けず、小さい面積で十分であるので、チップサイズの増大を回避できる。また実装基板上の配線等と検査用電極パッドが十分離間しているため、高周波信号の漏れを防止できる。 （もっと読む）

【課題】従来では、１つのスイッチ回路装置において特定周波数におけるアイソレーションを改善しており、異なる２種類の周波数を無線ＬＡＮで使用する場合には、それぞれ専用のスイッチ回路装置を使用しなければならず、汎用性が悪い問題があった。
【解決手段】シャント経路において、シャントＦＥＴのオン時の容量も考慮して共振回路設計を行う。スイッチング素子およびシャントＦＥＴ、シャントＦＥＴおよび容量、容量および接地端子パッドがそれぞれ５０μｍ以内の距離でお互いに隣接するように配置する。これにより、互いの間を接続する配線のインダクタンスを最小にすることができる。共振周波数を、５ＧＨｚ帯、具体的には４〜６ＧＨｚの間に設定する。これらにより、２ＧＨｚから６ＧＨｚにかけて、アイソレーションレベルは所定の−２５ｄＢ以上のレベルを保持することができる。 （もっと読む）

【課題】
オフ耐圧を維持して、オン抵抗低減する電界効果トランジスタを得る。
【解決手段】
窒化物半導体層が複数設けられた積層構造20にキャリア走行層23を有し、該積層構造上に設けられたゲート電極186と、該ゲート電極を挟むソース電極185、ドレイン電極187のFETで、積層構造が、ゲート電極両側にキャリア走行層の端部を露出させる側面140eを備えた段差部を有し、その段差部側面の電極の一部が、段差部上段140tの表面に設けられ、上段に設けられた各電極一部が、キャリア走行方向において、側面からゲート電極側の各電極端部までの距離Ｌと、が、Ｌ≦１０μｍであり、前記距離L［μｍ］が１以上１０以下の範囲において、距離Lにおける TLM法によるソース、ドレイン電極の接触抵抗R_c［Ω・mm］が、（L, R_c）＝（１，２）と（１０，５）の線分よりも低い値である電界効果トランジスタ。 （もっと読む）

【課題】ロジック回路を内蔵した化合物半導体スイッチＭＭＩＣにおいて、ロジック回路はＥ−ＦＥＴ、スイッチング素子はＤ−ＦＥＴで形成しており、プロセスが複雑になる問題があった。
【解決手段】ロジック回路のインバータ素子をＤ−ＦＥＴとＳＢＤで構成する。すなわち、第２ＦＥＴのゲート電極にＳＢＤのカソード電極が接続し、ＳＢＤのアノード電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。また、第２ＦＥＴのソース電極が接地端子ＧＮＤに接続し、第２ＦＥＴのドレイン電極が負荷抵抗Ｒｌの一端に接続する。負荷抵抗Ｒｌの他端は電源端子Ｖ_ＤＤに接続する。入力信号ラインの制御端子と接地端子間および、反転信号ラインと接地端子間にはそれぞれ容量Ｃｉ、Ｃｒが接続されて、入力信号ライン、反転信号ラインを介してスイッチング素子に接続する。これにより、ロジック回路内蔵のスイッチＭＭＩＣをすべてＤ−ＦＥＴおよびＳＢＤで形成できる。 （もっと読む）

【課題】各素子の接続部分に発生する寄生容量等の問題を解消し、高い周波数の高周波信号についても、これを高精度に検波可能な装置を製造可能な技術を提供すること。
【解決手段】平面アンテナ３及び増幅回路５並びに検波回路７を一体形成するため、支持基板上に、増幅回路形成用の半導体層を積層し、この上層に、ＩｎＰ層１５を形成し、更に、上層に、検波回路形成用の半導体層を積層して、基本部材を形成する。この後、基本部材の半導体層を加工して、検波回路７を形成し、この後に、検波回路７側の基本部材表面に、第二の支持基板４０を貼り付ける。また、この後、基本部材形成時に最下層に配置した支持基板を取り除き、基本部材の上下を反転させて、基本部材に形成された増幅回路形成用の半導体層を加工し、増幅回路５及び平面アンテナ３を形成する。また、加工時には、増幅回路５と検波回路７とを、キャパシタ６０により電気的に接続する。 （もっと読む）

ガリウム砒素装置（１１）は、ＧａＡｓ基板（１４）およびターゲット装置のパッド（１６）との電気的な接地接点を作るための銅の接触層（２１）を有する。銅の接触層は、ニッケルバナジウム（ＮｉＶ）層などの拡散バリヤ層（２３）を介してＧａＡｓ基板から分離される。酸化効果を減じるために、有機はんだ付け性保護剤が露出した銅をコーティングしてもよい。銅の接触層を堆積させるに先立って金または銅のシード層が堆積してもよい。銅の接触層（２１）がコンタクトパッド（１６）に直接はんだ付け（１８）され、コンタクトパッドがあふれた接着剤の領域を必要とせずに、比較的小さく作られ得ることを示唆する。
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【課題】発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させる、半導体装置のセル配置方法を提供する。
【解決手段】単位ＦＥＴをゲートフィンガー電極複数本をまとめて一個のセル１１とし、チップの長手方向にフィンガー電極を平行にして配置する。各セル１１間の隙間に、ソースフィンガー電極13ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４aを接続したゲート電極配線１４と、ドレインフィンガー電極１５aを接続したドレイン電極配線１５を対称性を鑑みて配置し、ドレインバスライン１６に接続され、同様に各ゲート電極配線はゲートバスライン１７に接続されている。従来十分できなかった長手方向の放熱が、そのセル間隔を基板厚程度としているので、熱は長手横方向にも拡散しながら下部のヒートシンクへと有効に放熱される。 （もっと読む）

【課題】許容電流値が大きく、高集積化が可能な保護素子として機能させることのできる保護素子、及び、同保護素子を有する半導体装置を提供すること。
【解決手段】基板上に設けた素子を過電圧から保護する保護素子を有する半導体装置において、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードにより保護素子を構成した。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さい中空部（厚さ２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部の中空部の配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さいポリイミド（膜厚２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部のポリイミドの配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】従来の静電破壊保護素子はチップ表面に形成するため、チップ表面に静電破壊保護素子を配置するための一定の面積を必要としていた。またｐｎ接合ダイオードのためのｐ型不純物領域を設ける必要があり、特別にｐ型イオン注入工程を追加する必要があった。
【解決手段】内部に縦型金属層が埋め込まれたバイアホールの周囲に縦型ｎ領域を配置し、隣接する縦型金属層間にｎ−ｉ−ｎ保護素子を形成する。この場合ｉ領域は半絶縁性ＧａＡｓ基板である。またＨＥＭＴなどＧａＡｓ基板表面に導電性のエピ層が形成されている場合は、ＧａＡｓ基板表面のｉ領域部分はボロン注入などで不活性化され、絶縁領域となっている。このような形状とすることにより、チップ表面に静電破壊保護素子を配置するためのスペースを確保する必要が無い。従ってチップ面積を縮小することができる。 （もっと読む）

【課題】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第１主面のスイッチング素子と、第２主面の電極パッドを接続したスイッチＭＭＩＣにおいて、隣接する縦型金属層に異なる高周波信号が伝搬する場合、基板に伸びる空乏層によって、縦型金属層間に高周波信号が漏れる問題があった。
【解決手段】異なる高周波信号が印加される縦型金属層間に縦型ｎ＋型領域を設ける。これにより一方の縦型金属層から伸びる空乏層が他方に到達することを防止し、高周波信号の漏れを抑制する。また制御抵抗の一部に、縦型ｎ＋型領域による縦型抵抗を接続することにより、制御抵抗のチップ上の占有面積を小さくできる。 （もっと読む）

【課題】 利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができるカスコード接続回路を得る。
【解決手段】 ２つの電解効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソース端子が接地された第１のＦＥＴと、ソース端子が第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、第１のＦＥＴのソース端子と第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、第１の抵抗の抵抗値と第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下である。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】パッドの周辺に第１ｎ＋型領域、第２ｎ＋型領域を設けてパッドと保護素子を接続する。保護素子の２端子は、その上に金属層が配置されず、保護素子の延在する長さもパッドの最長部の２分の１以下である。従って、保護素子内での高周波信号の漏れを防止し、更に保護素子の寄生容量を大幅に低減できる。これにより、インサーションロスを全く劣化させることなく、マシンモデルで７００Ｖの静電破壊電圧を得ることができる。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】制御抵抗にパッド形状の第１ｎ＋型領域を接続し、出力端子パッドに接続する第２ｎ＋型領域を設ける。これにより制御端子−出力端子間に保護素子を接続する。更に制御抵抗に高抵抗体を接続し、出力端子パッドから保護素子を介して制御抵抗に漏れる高周波信号を減衰させる。これにより、インサーションロスおよびアイソレーションを全く劣化させることなく、マシンモデルで４００Ｖの静電破壊電圧を得ることができる。 （もっと読む）

【課題】 小型化を実現する半導体装置を得る。
【解決手段】 ゲートパッド１１に接続された下電極１２と、下電極１２に対向するように配置されたゲート引き出し電極１０と、下電極１２およびゲート引き出し電極１０間に配置された誘電体１３と、下電極１２およびゲート引き出し電極１０間を電気的に接続する抵抗体１４とを備えた。下電極１２、ゲート引き出し電極１０、および誘電体１３によりキャパシタを構成し、さらに、抵抗体１４で電気的に接続することにより、ゲートパッド１１とゲート引き出し電極１０とがキャパシタと抵抗との並列回路からなる安定化回路によって接続されたものとなる。安定化回路は、半導体トランジスタのゲート引き出し電極１０の位置に構成されるので、半導体基板１上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタからなる半導体装置１の小型化を実現し、コストを低く抑えることができる。 （もっと読む）

【課題】 本発明は、無線通信に用いられる高周波増幅装置に用いられる半導体装置に関し、組立工程における入出力のインピーダンス整合に関わる製造マージンを大きくし、かつセラミックコンデンサによるインピーダンス整合を不要とすることによるパッケージの小型化およびコストの低減を目的とする。
【解決手段】 総ゲート幅が３０ｍｍ以上の櫛型ゲート構造の電界効果トランジスタ１３を有する高周波半導体装置であって、誘電層に比誘電率２０以上の高誘電率膜を用いたＭＩＭ（Metal-Insulator-Metal）容量素子１４，１５を備え、前記電界効果トランジスタ１３のゲートまたはドレインの少なくともいずれか一方は、パッド１９，２０に接続されるパッド経路２１，２２と、前記ＭＩＭ容量素子１４，１５を介して分岐する分岐経路１７，１８とに接続される。 （もっと読む）

【課題】ロジック回路を内蔵した化合物半導体スイッチＭＭＩＣにおいて、ロジック回路のＥ−ＦＥＴ、容量が静電破壊に弱い問題があった。
【解決手段】ロジック回路のロジック回路Ｌの制御端子Ｃｔｌ−接地端子ＧＮＤ間、ポイントＣＰ−接地端子ＧＮＤ間、および電源端子Ｖ_ＤＤ−接地端子ＧＮＤ間にそれぞれ保護素子２００を接続する。これにより、インバータ素子７０を構成するＥ−ＦＥＴと、容量Ｃｉ、Ｃｒが外部からの静電気で破壊することを防止できる。保護素子はロジック回路の必要構成要素で構成することができるので、特別な工程や構成を付加することなく実現できる。 （もっと読む）