【課題】ダイシング時の水圧を受け流し、エアブリッジ配線部の断線を防ぐ半導体装置を提供する。
【解決手段】半導体チップ上の半絶縁性基板と、半絶縁性基板の表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、半絶縁性基板の表面に配置され,ゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、ソース端子電極に、所定本数のソースフィンガー電極を接続するエアブリッジ配線部とを備え、エアブリッジ配線部は、ダイシング方向に対して例えば、約３０度以上斜めに配置されている半導体装置。 （もっと読む）

【課題】簡便に形成でき、特性の良好な電界効果型トランジスタを提供すること。
【解決手段】本発明にかかる電界効果型トランジスタは、アクティブ領域４０に形成されたソース電極２０と、アクティブ領域４０に形成されたドレイン電極３０を有する。また、アクティブ領域４０に形成され、ソース電極２０とドレイン電極３０に挟まれたゲート電極１０と、ゲート電極１０とソース電極２０によって挟まれた領域より外側において、ゲート電極１０近傍に形成されたＦＰ電極５０と、ＦＰ電極５０に含まれ、アクティブ領域４０の外側に形成され、接地されたＦＰパッド５２とを有するものである。 （もっと読む）

【課題】電極パッド間に形成された抵抗の焼損を抑制するとともに、ＦＥＴチップの直流動作測定を容易に行うことができる半導体装置を提供すること。
【解決手段】ＧａＡｓ基板１１上に形成された複数のドレイン電極１５、及び複数のソース電極１４と、これらのドレイン電極１５とソース電極１４との間にそれぞれ形成された複数のゲート電極１３と、これらのゲート電極１３に接続された複数のゲートバスライン１８と、これらのゲートバスライン１８にそれぞれ接続された複数のゲートパッド２０と、これらのゲートパッド２０と複数のゲートバスライン１８との間に形成され、複数のソース電極１４を接続するソースパッド１６と、このソースパッド１６に対向する位置に形成され、複数のドレイン電極１５を接続するドレインパッド１７と具備するＦＥＴチップにおいて、複数のゲートバスライン１８及び複数のゲートパッド２０は、それぞれＧａＡｓ基板１１に埋め込み形成された高抵抗層２２で接続されている。 （もっと読む）

【課題】ＶＩＡホール側壁の金属層が半導体層に拡散することを防止する。
【解決手段】半絶縁性基板１１の第１表面に配置されたゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４と、第１表面と反対側の第２表面に配置された接地導体２６と、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４、ソース端子電極１８およびドレイン端子電極１２と、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍のＶＩＡホール３０の内壁面上に配置された絶縁膜４４と、絶縁膜４４および半絶縁性基板１１の第２表面に形成され、ソース端子電極１８に対して第２表面側から接続された接地電極４６とを備える半導体装置およびその製造方法。 （もっと読む）

【課題】電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供する。
【解決手段】セル１６０は、六角形の素子形成領域を画定する開口部を形成するように形成されたソース電極１８２と、素子形成領域に、ソース電極１８２と一定距離を隔てて帯状に形成されたドレイン電極１８０と、ソース電極１８２とドレイン電極１８０との双方から所定の距離を隔てて形成されたゲート電極１８４とを含む。ゲート電極１８４の各辺の中央部分からソース電極１８２に重畳するようにゲート引出電極１８６を形成し、ゲート引出電極１８６とソース電極１８２との間には絶縁膜を形成する。 （もっと読む）

【課題】ワイヤボンドを行っても、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる半導体装置を提供する。
【解決手段】基板１０１の上面には半導体層１０２が形成されている。基板１０１および半導体層１０２を貫通するバイアホール１１０が形成され、半導体層１０２上にはソース電極１０４およびドレイン電極１０５が形成されている。ソース電極１０４はソース配線１０７に電気的に接続されている。バイアホール１１０およびソース配線１０７上に絶縁膜１０３が形成されている。絶縁膜１０３上には、ドレイン電極１０５に電気的に接続されたドレイン配線１０８が形成されている。ドレイン配線１０８は、バイアホール１１０と重なる領域以外の領域に形成されている。つまり、バイアホール１１０の上方においてドレイン配線１０８が形成されていない。 （もっと読む）

【課題】細く深いバイアホールが設けられる場合でも、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】ＳｉＣ基板１上に化合物半導体領域２を形成し、その後、化合物半導体領域２上にゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成し、更に、化合物半導体領域２上にソース電極４ｓに接続されるＡｕ膜１０を形成する。次に、ＳｉＣ基板１の裏面にレーザビームを照射して、ＳｉＣ基板１、化合物半導体領域２及びＡｕ層を貫通するバイアホール２１を形成する。次に、バイアホール２１の側面及びＳｉＣ基板１の裏面にわたってビア配線１４を形成する。次に、バイアホール２１内に溶融金属滴３２を充填し凝固させることにより、導通ビアを形成する。そして、溶融金属滴３２を充填する際に、ＳｉＣ基板１を溶融金属滴３２に対して相対的に振動させる。 （もっと読む）

【課題】ビアホールに起因し基板に生じる亀裂を抑制し、かつチップ面積を削減することが可能な半導体装置を提供すること。
【解決手段】本発明は、長方形の基板１０と、楕円形状または直線部分をその長軸方向に有するトラック形状からなり、その長軸が基板１０の長辺方向に沿って配置されてなるビアホール１２と、を具備することを特徴とするである。本発明によれば、ビアホールに起因した基板に生じる亀裂を抑制し、かつチップ面積を削減することができる。 （もっと読む）

【課題】ゲート電極の剥がれを防止することができる半導体装置を提供すること。
【解決手段】半導体基板上に形成されたＧａＮ系の材料からなるバッファ層上にアンドープＡｌＧａＮ層１３が形成され、このアンドープＡｌＧａＮ層１３上に、アンドープＡｌＧａＮ層１３とオーミック接合されたドレイン電極１５及びソース電極１６が、互いに離間して形成されている。また、アンドープＡｌＧａＮ層１３上におけるこれらの電極１５、１６の間には、Ｎｉ、Ａｕをこの順で積層した金属からなるゲート電極１７が形成されている。このゲート電極１７は、その端部１７−２がアンドープＡｌＧａＮ層１３の周囲のＧａＮバッファ層１２上に絶縁膜１４を介してＴｉを含む金属で形成された下地金属１８上に形成されている。 （もっと読む）

【課題】スイッチＭＭＩＣのスイッチング素子を構成するＦＥＴに櫛状パターンのゲート電極を採用した場合、線形性には優れるが、高調波歪み特性が良好でなく、特にハイパワー用途に適用するには限界があった。
【解決手段】櫛状パターンのゲート電極を有する第１ＦＥＴと、曲折パターンのゲート電極を有する第２ＦＥＴを組み合わせて多段接続し、スイッチング素子を構成する。櫛状パターンのゲート電極のＦＥＴ（第１ＦＥＴ）は線形性に優れ、曲折パターンのゲート電極のＦＥＴ（第２ＦＥＴ）は高調波歪み特性に優れている。これらを適宜組み合わせて直列接続することにより、線形性と高調波歪み特性がいずれも良好なスイッチＭＭＩＣを提供できる。特にＳＰｎＴスイッチＭＭＩＣの共通入力端子に最も近いＦＥＴを第１ＦＥＴにすると好適である。 （もっと読む）

【課題】スイッチＭＭＩＣのスイッチング素子を構成するＦＥＴに櫛状パターンのゲート電極を採用した場合、線形性には優れるが、高調波歪み特性が良好でなく、特にハイパワー用途に適用するには限界があった。またＤＰＤＴでは信号経路が変わった場合に櫛状パターンの櫛歯部の先端から高周波信号が伝播することとなり、高周波信号の漏れが大きくなる問題があった。
【解決手段】櫛状パターンのゲート電極を有する第１ＦＥＴと、曲折パターンのゲート電極を有する第２ＦＥＴを組み合わせて多段接続し、スイッチング素子を構成する。またスイッチング素子の両端を櫛状パターンのゲート電極のＦＥＴ（第１ＦＥＴ）とし、ゲート電極を対向させて配置する。ゲート電極の配線部によってパッドから伝播する高周波信号を遮断できる。これにより線形性と高調波歪み特性がいずれも良好なスイッチＭＭＩＣを提供できる。 （もっと読む）

【課題】コンパクト化が可能な半導体装置および当該半導体装置を用いた電子機器を提供する。
【解決手段】半導体装置１は、基板５と、基板５の主表面上に形成され、基板５の表面に沿った方向に電流を流すためのソースおよびドレイン領域９、１０と、ソースおよびドレイン領域９、１０の少なくともいずれか一方に電気的に接続されたソース電極２またはドレイン電極４とを備える。ソース電極２またはドレイン電極４はソースおよびドレイン領域９、１０のいずれか一方上から基板５の端面上にまで延在している。 （もっと読む）

【課題】従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供する。
【解決手段】半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。 （もっと読む）

【課題】動作電圧を高くしても、高い出力を得ることを可能にする。
【解決手段】基板２上に形成された半導体膜３と、半導体膜のトランジスタ能動部形成領域となる第１領域上に離間して形成されたソース電極１０およびドレイン電極１２と、ソース電極とドレイン電極との間の第１領域上に形成されたゲート電極１４と、を有する電界効果トランジスタと、半導体膜、ソース電極、ゲート電極、およびドレイン電極を覆うように形成された絶縁膜８、１６と、ソース電極に接続し、ゲート電極を覆うようにゲート電極の上方にまで延在するように絶縁膜上に形成された放熱プレート１８と、放熱プレート上に形成された放熱部２２、２４と、を備えている。 （もっと読む）

【課題】本発明は半導体装置および半導体装置の製造方法に関し、半導体装置の洗浄工程において半導体装置の半導体層の腐食防止を可能とすることを目的とする。
【解決手段】本発明に係る半導体装置は、半導体層と、前記半導体層に接続した電極部と、前記電極部に接続した、前記半導体層および前記電極部の構成材料よりイオン化傾向の大きい金属からなる犠牲金属層と、を備える。本発明に係る半導体装置の製造方法は、半導体ウェハに、半導体層と前記半導体層に接続した電極部を有する半導体装置と、前記半導体層と電気的に接続した電気接触領域と、を形成する形成工程と、洗浄液の電位に対して負の電位を導き得る導電体を、前記電気接触領域に接続する接続工程と、前記半導体ウェハを前記洗浄液に浸漬した状態で、前記電気接触領域に前記負の電位を印加しながら、洗浄する洗浄工程と、を備える。 （もっと読む）

【課題】主半導体層の側面のクラックの発生を防止することができ、リーク電流或いは電流コラプスを減少することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１において、一主面に中央領域１０２と外縁を含む中央領域１０２の外側であって露出された周辺領域１０３とを有する基板２と、基板２の一主面上に基板に比べて硬い半導体材料により構成され、周辺領域１０１の露出部側に傾斜した側面を持つメサ形状を有する主半導体層２０と、主半導体層２０の側面上に配設された絶縁膜１２Ｓとを備える。 （もっと読む）

【課題】構造を簡単化し、製造工程の容易化を実現する半導体装置を提供することにある。また、半導体チップのダイボンド時の反りの発生を抑制する半導体装置を提供する。
【解決手段】半導体装置は、複数の電極５〜７が一の面上に形成された半導体基板１と、ゲート電極５及びドレイン電極６をソース電極７と絶縁するとともに、ソース電極７を覆わないようにゲート電極５及びドレイン電極６上に形成された低誘電率高分子膜１１と、低誘電率高分子膜１１及びソース電極７上に形成され、接地電位に接続されたチップ表面電極１２とを有する。ソース電極７はチップ表面電極１２を介して接地電位が与えられる。 （もっと読む）

【課題】 電極間に抵抗成分が生じないｐ電極を有する窒化物半導体装置およびその製造方法を提供する。
【解決手段】 ｐ電極１２は、第１のＰｄ膜１３、Ｔａ膜１４および第２のＰｄ膜１５によって構成され、窒化物半導体から成るｐ型コンタクト層１１上に形成される。第２のＰｄ膜１５上には、パッド電極２２が形成される。第２のＰｄ膜１５は、ｐ電極１２を構成するＴａ膜１４上部全面に形成され、Ｔａ膜１４の酸化を防止する酸化防止膜として機能する。この第２のＰｄ膜１５によって、Ｔａ膜１４が酸化されることを防止することができるので、ｐ電極１２とパッド電極２２との間に生じる抵抗成分を抑制することができる。これによってｐ電極１２とパッド電極２２との接触不良を防ぐことができるので、低抵抗なｐ電極１２を実現することができる。 （もっと読む）

【課題】 電極間に抵抗成分が生じないｐ電極を有する窒化物半導体装置およびその製造方法を提供する。
【解決手段】 ｐ電極１２は、第１のＰｄ膜１３、Ｔａ膜１４、およびＴａ膜１４の酸化を防止する酸化防止膜としての第２のＰｄ膜１５によって構成され、窒化物半導体から成るｐ型コンタクト層１１上に形成される。第２のＰｄ膜１５上には、パッド電極２２が形成される。酸化防止膜である第２のＰｄ膜１５は、ｐ電極１２を構成するＴａ膜１４上部全面に形成され、この第２のＰｄ膜１５によって、Ｔａ膜１４が酸化されることを防止することができるので、ｐ電極１２とパッド電極２２との間に生じる抵抗成分を抑制することができる。これによってｐ電極１２とパッド電極２２との接触不良を防ぐことができるので、低抵抗なｐ電極１２を実現することができる。 （もっと読む）

【課題】ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置及びその製造方法を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で能動層２５を介して相互間に電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。能動層２５におけるソース電極３１を形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝２７が形成されている。溝２７内には、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１と、ソース電極３１の溝２７内の部分を能動層２５に対して絶縁する絶縁層７０とが形成されている。溝２７内に、ソース電極３１と絶縁層７０を形成しているため、溝２７および絶縁膜７０の形成が容易になる。 （もっと読む）