半導体装置
【課題】従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供する。
【解決手段】半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。
【解決手段】半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より特定的には、複数の半導体素子が接続された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置が使用される装置の高性能化に伴い、半導体装置に対しては動作の高速化、低損失化だけでなく、電流容量の大容量化が求められている。これに対し、複数の半導体素子を並列に接続することにより、電流容量の大容量化に対応することができる（たとえば非特許文献１参照）。以下、複数の半導体素子が並列に接続された半導体装置の一例について説明する。
【０００３】
図１７は、半導体素子であるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）が複数個、並列に接続された従来の半導体装置の構成を示す概略平面図である。また、図１８は、図１７の線分ＸＶＩＩＩ−ＸＶＩＩＩに沿う概略断面図である。また、図１９は、図１７の線分ＸＩＸ−ＸＩＸに沿う概略断面図である。
【０００４】
図１７〜図１９を参照して、従来の半導体装置１００は、電子が供給されるソース領域１１５と、電子が取り出されるドレイン領域１１７と、ソース領域１１５とドレイン領域１１７との間に配置され、ソース領域１１５とドレイン領域１１７との間を電気的に接続および遮断するゲート領域１１６とを有する半導体素子としてのＪＦＥＴ１１０を複数個備えている。
【０００５】
図１８および図１９を参照して、ＪＦＥＴ１１０は、導電型がｎ型であるｎ型基板１１１と、ｎ型基板１１１上に形成された第１のｐ型層１１２と、第１のｐ型層１１２上に形成されたｎ型層１１３と、ｎ型層１１３上に形成された第２のｐ型層１１４とを備えている。
【０００６】
第２のｐ型層１１４およびｎ型層１１３には、ｎ型層１１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１１５およびドレイン領域１１７が形成されるとともに、ソース領域１１５およびドレイン領域１１７に挟まれるように、第１のｐ型層１１２および第２のｐ型層１１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１１６が形成されている。
【０００７】
また、ソース領域１１５から見てゲート領域１１６とは反対側には、第２のｐ型層１１４の上部表面から第２のｐ型層１１４を貫通してｎ型層１１３に至るように、溝部１３１が形成されている。さらに、溝部１３１の底壁からｎ型層１１３を貫通し、第１のｐ型層１１２に至るように、第１のｐ型層１１２および第２のｐ型層１１４よりも高濃度のｐ型不純物を含む電位保持領域１２３が形成されている。さらに、ソース領域１１５、ゲート領域１１６、ドレイン領域１１７および電位保持領域１２３の上部表面のそれぞれに接触するように、コンタクト電極１１９が形成されている。
【０００８】
そして、隣接するソース領域１１５、ゲート領域１１６、ドレイン領域１１７および電位保持領域１２３の上のコンタクト電極１１９同士の間には、酸化膜１１８が形成されている。これにより、隣り合うコンタクト電極１１９の間が絶縁されている。
【０００９】
さらに、ソース領域１１５、ゲート領域１１６およびドレイン領域１１７上のコンタクト電極１１９の上部表面に接触するように、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７がそれぞれ形成されている。これにより、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７は、コンタクト電極１１９を介してそれぞれソース領域１１５、ゲート領域１１６およびドレイン領域１１７と電気的に接続されている。また、ソース電極１２５は、電位保持領域１２３上のコンタクト電極１１９の上部表面にも接触し、当該コンタクト電極とも電気的に接続されている。そして、図１７〜図１９を参照して、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７は、ＪＦＥＴ１１０が並ぶ方向に延在することにより、ソース領域１１５同士、ゲート領域１１６同士およびドレイン領域１１７同士を電気的に接続している。
【００１０】
以上の構成により、上記複数個のＪＦＥＴ１１０は、ソース領域１１５同士を接続するソース電極１２５と、ドレイン領域１１７同士を接続するドレイン電極１２７と、ゲート領域１１６同士を接続するゲート電極１２６とにより並列に接続されている。
【００１１】
また、半導体装置１００は、ソース電極１２５、ゲート電極１２６、ドレイン電極１２７および酸化膜１１８を覆うように形成された、絶縁体からなる絶縁保護膜１２８を備えている。そして、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７は、それぞれソース電極１２５、ゲート電極１２６およびドレイン電極１２７を外部と接続するソース電極パッド１２５Ａ、ゲート電極パッド１２６Ａおよびドレイン電極パッド１２７Ａを含んでいる。このソース電極パッド１２５Ａ、ゲート電極パッド１２６Ａおよびドレイン電極パッド１２７Ａは、絶縁保護膜１２８を貫通し、絶縁保護膜１２８から露出している。これにより、並列に接続されたＪＦＥＴ１１０のソース領域１１５、ゲート領域１１６およびドレイン領域１１７に対して、外部から電圧を印加することが可能となっている。そして、ＪＦＥＴ１１０が並列に接続されていることにより、半導体装置１００は電流容量の大容量化に対応している。
【非特許文献１】藤川一洋、外７名、「６００Ｖ／２Ａ ４Ｈ−ＳｉＣ ＲＥＳＵＲＦ型ＪＦＥＴ」、ＳｉＣ及び関連ワイドギャップ半導体研究会 第１５回講演会（２００６年１１月９〜１０日開催）予稿集
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一方、近年、半導体装置が使用される機器の小型化の進行に伴い、半導体装置に対しても小型化の要求がある。ここで、半導体装置を外部と接続するための電極パッドは、ワイヤボンディングによる接続を可能とするため、少なくともワイヤの断面積よりも大きい面積を有する接続面を有している必要がある。図１７を参照して、上記従来の半導体装置１００においては、半導体装置１００の小型化を図るべく、平面的に見て複数のＪＦＥＴ１１０を一定方向にずらしながら並べて配置している。これにより、ソース電極１２５およびドレイン電極１２７の平面形状を三角形形状とするとともに、当該三角形形状の領域内にソース電極パッド１２５Ａおよびドレイン電極パッド１２７Ａを配置している。
【００１３】
しかしながら、上記従来の構成を有する半導体装置１００では、ソース電極パッド１２５Ａおよびドレイン電極パッド１２７Ａがゲート電極１２６に干渉することを回避するため、小型化、特に平面形状の小型化に限界があるという問題があった。
【００１４】
そこで、本発明の目的は、従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明に従った半導体装置は、電子が供給されるソース領域と、電子が取り出されるドレイン領域と、ソース領域とドレイン領域との間に配置され、ソース領域とドレイン領域との間を電気的に接続および遮断するゲート領域とを有する半導体素子を複数個備えている。上記複数個の半導体素子は、ソース領域同士を接続するソース電極と、ドレイン領域同士を接続するドレイン電極と、ゲート領域同士を接続するゲート電極とにより並列に接続されている。ソース電極は、ソース電極を外部と接続するソース電極パッドを含んでいる。ドレイン電極は、ドレイン電極を外部と接続するドレイン電極パッドを含んでいる。そして、ソース電極パッドおよびドレイン電極パッドの少なくともいずれか一方は、絶縁体からなる絶縁膜を挟んでゲート電極上側に突出するように形成されている。
【００１６】
本発明の半導体装置では、絶縁膜を挟むことによりゲート電極との絶縁を保持しつつ、ソース電極パッドおよびドレイン電極パッドの少なくともいずれか一方がゲート電極上側に突出するように形成されている。これにより、平面的に見て、ゲート電極と、ソース電極パッドおよびドレイン電極パッドの少なくともいずれか一方とが重なるような構造を採用することができる。そのため、ソース電極パッドおよびドレイン電極パッドとゲート電極との干渉を回避しつつ、半導体装置の平面形状を小型化することができる。その結果、本発明の半導体装置によれば、従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供することができる。
【００１７】
上記半導体装置において好ましくは、ソース電極は、ソース電極パッドに近づくにつれて、ソース電極が延在する方向に垂直な断面における断面積が大きくなっている。
【００１８】
複数の半導体素子が並列に接続された上記本発明の半導体装置のソース電極においては、外部に接続されるソース電極パッドに近づくにつれて、電流密度が大きくなる。したがって、ソース電極パッドに近いソース電極の領域の抵抗が大きい場合、ソース電極における発熱が大きくなるという問題が発生しうる。これに対し、上記構成によれば、ソース電極パッドに近づくにつれて、ソース電極の抵抗率が減少するため、上記発熱が抑制される。
【００１９】
上記半導体装置において好ましくは、ドレイン電極は、ドレイン電極パッドに近づくにつれて、ドレイン電極が延在する方向に垂直な断面における断面積が大きくなっている。
【００２０】
上記本発明の半導体装置のドレイン電極においては、上記ソース電極の場合と同様に、ドレイン電極パッドに近づくにつれて、電流密度が大きくなり、ドレイン電極における発熱が大きくなるという問題が発生しうる。これに対し、上記構成によれば、ドレイン電極パッドに近づくにつれて、ドレイン電極の抵抗率が減少するため、上記発熱が抑制される。
【発明の効果】
【００２１】
以上の説明から明らかなように、本発明の半導体装置によれば、従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２３】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置の構成を示す概略平面図である。また、図２は、図１の線分ＩＩ−ＩＩに沿う概略断面図である。また、図３は、図１の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。図１〜図３を参照して、実施の形態１における半導体装置の構成について説明する。
【００２４】
図１〜図３を参照して、半導体装置１は、電子が供給されるソース領域１５と、電子が取り出されるドレイン領域１７と、ソース領域１５とドレイン領域１７との間に配置され、ソース領域１５とドレイン領域１７との間を電気的に接続および遮断するゲート領域１６とを有する半導体素子としてのＪＦＥＴ１０を複数個備えている。
【００２５】
図２および図３を参照して、ＪＦＥＴ１０は、ＳｉＣからなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１上に形成された第１のｐ型層１２と、第１のｐ型層１２上に形成されたｎ型層１３と、ｎ型層１３上に形成された第２のｐ型層１４とを備えている。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。
【００２６】
第２のｐ型層１４およびｎ型層１３には、ｎ型層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１５およびドレイン領域１７が形成されるとともに、ソース領域１５およびドレイン領域１７に挟まれるように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１６が形成されている。すなわち、ソース領域１５、ゲート領域１６およびドレイン領域１７は、それぞれ第２のｐ型層１４を貫通してｎ型層１３に至るように形成されている。また、ソース領域１５、ゲート領域１６およびドレイン領域１７の底部は、第１のｐ型層１２の上部表面（第１のｐ型層１２とｎ型層１３との境界部）から間隔を隔てて配置されている。
【００２７】
また、ソース領域１５から見てゲート領域１６とは反対側には、第２のｐ型層１４の上部表面１４Ａ（ｎ型層１３の側とは反対側の主面）から第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成されている。つまり、溝部３１の底壁３１Ａは、第１のｐ型層１２とｎ型層１３との界面から間隔を隔て、ｎ型層１３の内部に位置している。さらに、溝部３１の底壁３１Ａからｎ型層１３を貫通し、第１のｐ型層１２に至るように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度のｐ型不純物を含む電位保持領域２３が形成されている。この電位保持領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１と第１のｐ型層１２との境界部）から間隔を隔てて配置されている。
【００２８】
さらに、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、コンタクト電極１９が形成されている。コンタクト電極１９は、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
【００２９】
そして、隣接するコンタクト電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、第２のｐ型層１４の上部表面、溝部３１の底壁３１Ａおよび側壁３１Ｂにおいて、コンタクト電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極１９同士の間が絶縁されている。
【００３０】
さらに、ソース領域１５、ゲート領域１６およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するように、ソース電極２５、ゲート電極２６およびドレイン電極２７がそれぞれ形成されている。これにより、ソース電極２５、ゲート電極２６およびドレイン電極２７は、コンタクト電極１９を介して、それぞれソース領域１５、ゲート領域１６およびドレイン領域１７と電気的に接続されている。また、ソース電極２５は、電位保持領域２３上のコンタクト電極１９の上部表面にも接触し、コンタクト電極１９を介して電位保持領域２３とも電気的に接続されている。つまり、ソース電極２５は、ソース領域１５上のコンタクト電極１９の上部表面上から電位保持領域２３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。これにより、電位保持領域２３上のコンタクト電極１９は、ソース領域１５上のコンタクト電極１９と同電位に保持されている。ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。このソース電極２５、ゲート電極２６およびドレイン電極２７は、図１〜図３を参照して、ＪＦＥＴ１０が並ぶ方向に延在することにより、コンタクト電極１９を介して、それぞれ上記複数のＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を電気的に接続している。
【００３１】
以上の構成により、上記複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。
【００３２】
また、図１〜図３を参照して、半導体装置１は、ソース電極２５、ゲート電極２６、ドレイン電極２７および酸化膜１８を覆うように形成された、絶縁体からなる絶縁保護膜２８を備えている。そして、ソース電極２５、ゲート電極２６およびドレイン電極２７は、それそれソース電極２５、ゲート電極２６およびドレイン電極２７を外部と接続するソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａを含んでいる。このソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａは、絶縁保護膜２８を貫通し、絶縁保護膜２８から露出している。これにより、並列に接続されたＪＦＥＴ１０のソース領域１５、ゲート領域１６およびドレイン領域１７に対して、外部から電圧を印加することが可能となっている。そして、ＪＦＥＴ１０が並列に接続されていることにより、半導体装置１は電流容量の大容量化に対応している。
【００３３】
さらに、図１〜図３を参照して、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように、より具体的には平面的に見て、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａがゲート電極２６に重なるように、形成されている。
【００３４】
次に、半導体装置１の動作について説明する。図１〜図３を参照して、ゲート電極パッド２６Ａを介してゲート電極２６に印加される電圧が０Ｖの状態では、ｎ型層１３において、ゲート領域１６とドレイン領域１７とで挟まれた領域および当該挟まれた領域と第１のｐ型層１２とで挟まれた領域（ドリフト領域）、ならびにゲート領域１６と第１のｐ型層１２とで挟まれた領域（チャネル領域）は空乏化されておらず、ソース領域１５とドレイン領域１７とはｎ型層１３を介して電気的に接続された状態となっている。そのため、ソース領域１５からドレイン領域１７に向かって電子が移動することにより電流が流れる。
【００３５】
一方、ゲート電極パッド２６Ａを介してゲート電極２６に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、ソース領域１５とドレイン領域１７とは電気的に遮断された状態となる。そのため、ソース領域１５からドレイン領域１７に向かって電子が移動することができず、電流は流れない。
【００３６】
つまり、実施の形態１における半導体装置１は、電子が供給されるソース領域１５と、電子が取り出されるドレイン領域１７と、ソース領域１５とドレイン領域１７との間に配置され、ソース領域１５とドレイン領域１７との間を電気的に接続および遮断するゲート領域１６とを有する半導体素子としてのＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁膜としての絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。
【００３７】
実施の形態１の半導体装置１では、絶縁保護膜２８を挟むことによりゲート電極２６との絶縁を保持しつつ、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａがゲート電極２６の上側に突出するように形成され、平面的に見て、ゲート電極２６と、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとが重なるような構造が採用されている。そのため、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとゲート電極２６との干渉を回避しつつ、半導体装置の平面形状が小型化されている。その結果、実施の形態１の半導体装置は、従来の半導体装置に比べてさらなる小型化が実現され、複数の半導体素子が並列に接続された半導体装置となっている。
【００３８】
ここで、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとゲート電極２６との間に挟まれる絶縁保護膜２８の厚みは、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとゲート電極２６とが平面的に見て重なる構造を採用する半導体装置の耐圧特性確保のため、１００ｎｍ以上２μｍ以下とすることが好ましい。
【００３９】
次に、実施の形態１における半導体装置の製造方法について説明する。図４は、本発明の一実施の形態である実施の形態１における半導体装置の製造方法の概略を示すフローチャートである。また、図５〜図１１は実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【００４０】
図４を参照して、実施の形態１における半導体装置１の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。具体的には、工程（Ｓ１０）では、図５に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板１１が準備される。
【００４１】
次に、図４を参照して、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図５を参照して、工程（Ｓ１０）において準備されたｎ型基板１１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。
【００４２】
次に、図４を参照して、工程（Ｓ３０）として、溝部形成工程が実施される。具体的には、工程（Ｓ３０）では、図６に示すように、第２のｐ型層１４の上部表面１４Ａから第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層を第２のｐ型層１４の上部表面１４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００４３】
次に、工程（Ｓ４０）として、第１イオン注入工程が実施される。この工程（Ｓ４０）では、高濃度のｎ型不純物を含む領域であるソース領域およびドレイン領域が形成される。具体的には、図７を参照して、まず、第２のｐ型層１４の上部表面１４Ａ上および溝部３１の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域１５およびドレイン領域１７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入により第２のｐ型層１４およびｎ型層１３に導入される。これにより、ソース領域１５およびドレイン領域１７が形成される。
【００４４】
次に、工程（Ｓ５０）として、第２イオン注入工程が実施される。この工程（Ｓ５０）では、高濃度のｐ型不純物を含む領域であるゲート領域および電位保持領域が形成される。具体的には、図８を参照して、まず、工程（Ｓ４０）と同様の手順で所望のゲート領域１６および電位保持領域２３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ、Ｂ（ホウ素）などのｐ型不純物がイオン注入により第２のｐ型層１４、ｎ型層１３および第１のｐ型層１２に導入される。これにより、ゲート領域１６および電位保持領域２３が形成される。
【００４５】
次に、図４を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成されたレジスト膜が除去された後、工程（Ｓ４０）および（Ｓ５０）においてイオン注入が実施された第２のｐ型層１４、ｎ型層１３および第１のｐ型層１２が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００４６】
次に、工程（Ｓ７０）として、酸化膜形成工程が実施される。この工程（Ｓ７０）では、図９を参照して、工程（Ｓ１０）〜（Ｓ６０）までが実施されて所望のイオン注入層を含む第２のｐ型層１４、ｎ型層１３および第１のｐ型層１２が形成されたｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなる酸化膜１８が、第２のｐ型層１４の上部表面１４Ａおよび溝部３１の内壁を覆うように形成される。
【００４７】
次に、図４を参照して、工程（Ｓ８０）としてコンタクト電極形成工程が実施される。この工程（Ｓ８０）では、図１０を参照して、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極１９が形成される。具体的には、まず、工程（Ｓ４０）と同様の手順で所望のコンタクト電極１９の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上の酸化膜１８が除去される。
【００４８】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上にニッケル層が残存する。そして、たとえば１０００℃程度に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図１０に示すように、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３にオーミック接触可能なＮｉＳｉからなるコンタクト電極１９が形成される。
【００４９】
次に、図４を参照して、工程（Ｓ９０）として、電極形成工程が実施される。この工程（Ｓ９０）では、図１１および図１〜図３を参照して、ソース領域１５および電位保持領域２３上のコンタクト電極１９の上部表面に接触するソース電極２５、ゲート領域１６上のコンタクト電極１９の上部表面に接触するゲート電極２６、およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するドレイン電極２７が形成される。ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばソース電極２５、ゲート電極２６およびドレイン電極２７を形成すべき所望の領域に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。
【００５０】
ここで、工程（Ｓ１０）において準備されたｎ型基板１１上に、工程（Ｓ２０）〜（Ｓ８０）においては、上記ＪＦＥＴ１０の構造が複数個並べて形成される。そして、工程（Ｓ９０）においてソース電極２５、ゲート電極２６およびドレイン電極２７が、図１１および図１〜図３を参照して、コンタクト電極１９を介して、それぞれ複数の上記ＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を接続するように形成される。これにより、複数個のＪＦＥＴ１０が、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続される。
【００５１】
次に、図４を参照して、工程（Ｓ１００）として、絶縁保護膜形成工程が実施される。この工程（Ｓ１００）では、図１１および図１〜図３を参照して、ソース電極２５、ゲート電極２６、ドレイン電極２７および酸化膜１８を覆い、たとえばＳｉＯ２などの絶縁体からなる絶縁保護膜２８が形成される。具体的には、たとえばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により、ソース電極２５、ゲート電極２６、ドレイン電極２７および酸化膜１８を覆うＳｉＯ２膜が形成される。
【００５２】
次に、図４を参照して、工程（Ｓ１１０）として、電極パッド形成工程が実施される。この工程（Ｓ１１０）では、図１〜図３を参照して、ソース電極２５、ゲート電極２６およびドレイン電極２７をそれぞれ外部と接続するためのソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａが形成される。具体的には、まず、絶縁保護膜２８の上部表面（酸化膜１８とは反対側の表面）を覆うようにレジストが塗布された後、露光および現像が行なわれ、所望のソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａの形状に応じた領域に開口を有するレジスト膜が形成される。このとき、平面的に見てゲート電極２６に重なるように、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに対応する開口が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより、上記開口から露出する絶縁保護膜２８が、絶縁保護膜２８からソース電極２５、ゲート電極２６およびドレイン電極２７が露出するように除去される。
【００５３】
その後、たとえばＡｌが蒸着されることにより、絶縁保護膜２８から露出したソース電極２５、ゲート電極２６およびドレイン電極２７上、およびレジスト膜上にＡｌ層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のＡｌ層が除去（リフトオフ）されて、上記開口に対応する位置にＡｌ層が残存する。これにより、図１〜図３に示すように、絶縁保護膜２８から露出するソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａが形成される。以上の工程により、本実施の形態における半導体装置１は完成する。
【００５４】
（実施の形態２）
次に、本発明の実施の形態２における半導体装置について説明する。図１２〜図１４は、本発明の一実施の形態である実施の形態２における半導体装置の構成を示す概略断面図である。なお、図１２、図１３および図１４は、それぞれ図１の線分ＸＩＩ−ＸＩＩ、線分ＸＩＩＩ−ＸＩＩＩおよび線分ＸＩＶ−ＸＩＶに沿う概略断面図に相当する。
【００５５】
図１２〜図１４を参照して、実施の形態２における半導体装置１と、図１〜図３に基づいて説明した実施の形態１における半導体装置１とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態２における半導体装置１は、ソース電極２５およびドレイン電極２７の構成において、実施の形態１における半導体装置１とは異なっている。
【００５６】
すなわち、図１および図１２〜図１４を参照して、実施の形態２における半導体装置１においては、ソース電極２５は、ソース電極パッド２５Ａに近づくにつれて、ソース電極２５が延在する方向に垂直な断面における断面積が大きくなっている。より具体的には、ソース電極２５は、ソース電極パッド２５Ａに近づくにつれて厚みが大きくなっている。また、図１および図１２〜図１４を参照して、実施の形態２における半導体装置１においては、ドレイン電極２７は、ドレイン電極パッド２７Ａに近づくにつれて、ドレイン電極２７が延在する方向に垂直な断面における断面積が大きくなっている。より具体的には、ドレイン電極２７は、ドレイン電極パッド２７Ａに近づくにつれて厚みが大きくなっている。
【００５７】
複数のＪＦＥＴ１０が並列に接続された本実施の形態における半導体装置１のソース電極２５およびドレイン電極２７においては、それぞれソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて、動作時の電流密度が大きくなる。これに対し、本実施の形態の半導体装置１は、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて、ソース電極２５およびドレイン電極２７の抵抗率が減少しているため、上記発熱が抑制された半導体装置となっている。なお、ソース電極２５およびドレイン電極２７の厚みは、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて、連続的に大きくなっていてもよいし、段階的に（階段状に）大きくなっていてもよい。
【００５８】
次に、実施の形態２における半導体装置１の製造方法について説明する。実施の形態２における半導体装置１は、基本的には図４〜図１１に基づいて説明した実施の形態１の半導体装置１の場合と同様に製造することができる。
【００５９】
具体的には、図４を参照して、まず、工程（Ｓ１０）〜（Ｓ８０）までが実施の形態１の場合と同様に実施される。そして、工程（Ｓ９０）においては、ソース電極２５およびドレイン電極２７は、それぞれソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて厚みが大きくなるように形成される。より具体的には、ソース電極２５およびドレイン電極２７は以下のように形成することができる。
【００６０】
図１５および図１６は、実施の形態２における工程（Ｓ９０）を説明するための概略断面図である。なお、図１５および図１６は、ソース電極２５の形成方法を示している。以下、ソース電極２５の形成方法を示す図１５および図１６に基づいて実施の形態２における工程（Ｓ９０）を説明するが、ドレイン電極２７についても同様に形成することができる。
【００６１】
実施の形態２における工程（Ｓ９０）においては、まず、図１１を参照して、実施の形態１における工程（Ｓ９０）と同様にソース電極２５、ゲート電極２６およびドレイン電極２７が形成された後、実施の形態１における工程（Ｓ１００）と同様に絶縁保護膜２８が形成される。そして、図１５を参照して、絶縁保護膜２８上にレジストが塗布された後、露光および現像が行なわれ、ソース電極２５およびドレイン電極２７の厚みを大きくすべき領域（ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近い領域）に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより絶縁保護膜２８が部分的に除去される。これにより、絶縁保護膜２８からソース電極２５およびドレイン電極２７の一部が露出する。その後、絶縁保護膜２８および絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、ソース電極２５およびドレイン電極２７を構成する素材と同じ素材、たとえばアルミニウム（Ａｌ）などの導電体からなる導電体膜２５Ｂが、蒸着法により形成される。そして、レジスト膜９１が除去されることにより、レジスト膜９１上の導電体膜２５Ｂが除去（リフトオフ）されて、絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、導電体膜２５Ｂが残存する。この導電体膜２５Ｂは、ソース電極２５およびドレイン電極２７と一体となり、その結果、導電体膜２５Ｂが形成された領域におけるソース電極２５およびドレイン電極２７の厚みが大きくなる。
【００６２】
さらに、図１６を参照して、部分的に除去された絶縁保護膜２８の領域を埋めるように、たとえばＣＶＤ法によりＳｉＯ２膜が形成された後、上述と同様の手順で、絶縁保護膜２８上に、ソース電極２５およびドレイン電極２７の厚みをさらに大きくすべき領域（ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａにより近い領域）に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより絶縁保護膜２８が部分的に除去され、絶縁保護膜２８からソース電極２５およびドレイン電極２７の一部が露出する。その後、絶縁保護膜２８および絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、ソース電極２５およびドレイン電極２７を構成する素材と同じ素材からなる導電体膜２５Ｃが、蒸着法により形成される。そして、レジスト膜９１が除去されることにより、レジスト膜９１上の導電体膜２５Ｃが除去されて、絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、導電体膜２５Ｃが残存する。この導電体膜２５Ｃがソース電極２５およびドレイン電極２７と一体となり、導電体膜２５Ｃが形成された領域におけるソース電極２５およびドレイン電極２７の厚みがさらに大きくなる。以上の手順を繰り返すことにより、ソース電極２５およびドレイン電極２７を、それぞれソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて厚みが大きくなるように形成することができる。
【００６３】
その後、図４を参照して、実施の形態１の場合と同様に、工程（Ｓ１００）および（Ｓ１１０）が実施されることにより、実施の形態２における半導体装置１を製造することができる。
【００６４】
なお、上記実施の形態においては、半導体装置が備える半導体素子としてＪＦＥＴが採用される場合について説明したが、本発明の半導体装置はこれに限られず、半導体素子として、ソース領域、ゲート領域およびドレイン領域を有する種々の半導体素子を採用することができる。
【００６５】
また、上記実施の形態においては、基板および基板上に形成される半導体層の素材としてＳｉＣが採用される場合について説明したが、本発明の半導体装置はこれに限られず、Ｓｉ（珪素）のほか、ＧａＮ（窒化ガリウム）などのワイドバンドギャップ半導体を採用してもよい。
【００６６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６７】
本発明の半導体装置は、複数の半導体素子が接続された半導体装置に、特に有利に適用され得る。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１における半導体装置の構成を示す概略平面図である。
【図２】図１の線分ＩＩ−ＩＩに沿う概略断面図である。
【図３】図１の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。
【図４】実施の形態１における半導体装置の製造方法の概略を示すフローチャートである。
【図５】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図６】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図７】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図８】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図９】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図１２】実施の形態２における半導体装置の構成を示す概略断面図である。
【図１３】実施の形態２における半導体装置の構成を示す概略断面図である。
【図１４】実施の形態２における半導体装置の構成を示す概略断面図である。
【図１５】実施の形態２における工程（Ｓ９０）を説明するための概略断面図である。
【図１６】実施の形態２における工程（Ｓ９０）を説明するための概略断面図である。
【図１７】従来の半導体装置の構成を示す概略平面図である。
【図１８】図１７の線分ＸＶＩＩＩ−ＸＶＩＩＩに沿う概略断面図である。
【図１９】図１７の線分ＸＩＸ−ＸＩＸに沿う概略断面図である。
【符号の説明】
【００６９】
１ 半導体装置、１０ ＪＦＥＴ、１１ ｎ型基板、１２ 第１のｐ型層、１３ ｎ型層、１４ 第２のｐ型層、１４Ａ 上部表面、１５ ソース領域、１６ ゲート領域、１７ ドレイン領域、１８ 酸化膜、１９ コンタクト電極、２３ 電位保持領域、２５ ソース電極、２５Ａ ソース電極パッド、２５Ｂ，２５Ｃ 導電体膜、２６ ゲート電極、２６Ａ ゲート電極パッド、２７ ドレイン電極、２７Ａ ドレイン電極パッド、２８ 絶縁保護膜、３１ 溝部、３１Ａ 底壁、３１Ｂ 側壁、９１ レジスト膜、９１Ａ 開口。
【技術分野】
【０００１】
本発明は半導体装置に関し、より特定的には、複数の半導体素子が接続された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置が使用される装置の高性能化に伴い、半導体装置に対しては動作の高速化、低損失化だけでなく、電流容量の大容量化が求められている。これに対し、複数の半導体素子を並列に接続することにより、電流容量の大容量化に対応することができる（たとえば非特許文献１参照）。以下、複数の半導体素子が並列に接続された半導体装置の一例について説明する。
【０００３】
図１７は、半導体素子であるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）が複数個、並列に接続された従来の半導体装置の構成を示す概略平面図である。また、図１８は、図１７の線分ＸＶＩＩＩ−ＸＶＩＩＩに沿う概略断面図である。また、図１９は、図１７の線分ＸＩＸ−ＸＩＸに沿う概略断面図である。
【０００４】
図１７〜図１９を参照して、従来の半導体装置１００は、電子が供給されるソース領域１１５と、電子が取り出されるドレイン領域１１７と、ソース領域１１５とドレイン領域１１７との間に配置され、ソース領域１１５とドレイン領域１１７との間を電気的に接続および遮断するゲート領域１１６とを有する半導体素子としてのＪＦＥＴ１１０を複数個備えている。
【０００５】
図１８および図１９を参照して、ＪＦＥＴ１１０は、導電型がｎ型であるｎ型基板１１１と、ｎ型基板１１１上に形成された第１のｐ型層１１２と、第１のｐ型層１１２上に形成されたｎ型層１１３と、ｎ型層１１３上に形成された第２のｐ型層１１４とを備えている。
【０００６】
第２のｐ型層１１４およびｎ型層１１３には、ｎ型層１１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１１５およびドレイン領域１１７が形成されるとともに、ソース領域１１５およびドレイン領域１１７に挟まれるように、第１のｐ型層１１２および第２のｐ型層１１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１１６が形成されている。
【０００７】
また、ソース領域１１５から見てゲート領域１１６とは反対側には、第２のｐ型層１１４の上部表面から第２のｐ型層１１４を貫通してｎ型層１１３に至るように、溝部１３１が形成されている。さらに、溝部１３１の底壁からｎ型層１１３を貫通し、第１のｐ型層１１２に至るように、第１のｐ型層１１２および第２のｐ型層１１４よりも高濃度のｐ型不純物を含む電位保持領域１２３が形成されている。さらに、ソース領域１１５、ゲート領域１１６、ドレイン領域１１７および電位保持領域１２３の上部表面のそれぞれに接触するように、コンタクト電極１１９が形成されている。
【０００８】
そして、隣接するソース領域１１５、ゲート領域１１６、ドレイン領域１１７および電位保持領域１２３の上のコンタクト電極１１９同士の間には、酸化膜１１８が形成されている。これにより、隣り合うコンタクト電極１１９の間が絶縁されている。
【０００９】
さらに、ソース領域１１５、ゲート領域１１６およびドレイン領域１１７上のコンタクト電極１１９の上部表面に接触するように、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７がそれぞれ形成されている。これにより、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７は、コンタクト電極１１９を介してそれぞれソース領域１１５、ゲート領域１１６およびドレイン領域１１７と電気的に接続されている。また、ソース電極１２５は、電位保持領域１２３上のコンタクト電極１１９の上部表面にも接触し、当該コンタクト電極とも電気的に接続されている。そして、図１７〜図１９を参照して、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７は、ＪＦＥＴ１１０が並ぶ方向に延在することにより、ソース領域１１５同士、ゲート領域１１６同士およびドレイン領域１１７同士を電気的に接続している。
【００１０】
以上の構成により、上記複数個のＪＦＥＴ１１０は、ソース領域１１５同士を接続するソース電極１２５と、ドレイン領域１１７同士を接続するドレイン電極１２７と、ゲート領域１１６同士を接続するゲート電極１２６とにより並列に接続されている。
【００１１】
また、半導体装置１００は、ソース電極１２５、ゲート電極１２６、ドレイン電極１２７および酸化膜１１８を覆うように形成された、絶縁体からなる絶縁保護膜１２８を備えている。そして、ソース電極１２５、ゲート電極１２６およびドレイン電極１２７は、それぞれソース電極１２５、ゲート電極１２６およびドレイン電極１２７を外部と接続するソース電極パッド１２５Ａ、ゲート電極パッド１２６Ａおよびドレイン電極パッド１２７Ａを含んでいる。このソース電極パッド１２５Ａ、ゲート電極パッド１２６Ａおよびドレイン電極パッド１２７Ａは、絶縁保護膜１２８を貫通し、絶縁保護膜１２８から露出している。これにより、並列に接続されたＪＦＥＴ１１０のソース領域１１５、ゲート領域１１６およびドレイン領域１１７に対して、外部から電圧を印加することが可能となっている。そして、ＪＦＥＴ１１０が並列に接続されていることにより、半導体装置１００は電流容量の大容量化に対応している。
【非特許文献１】藤川一洋、外７名、「６００Ｖ／２Ａ ４Ｈ−ＳｉＣ ＲＥＳＵＲＦ型ＪＦＥＴ」、ＳｉＣ及び関連ワイドギャップ半導体研究会 第１５回講演会（２００６年１１月９〜１０日開催）予稿集
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一方、近年、半導体装置が使用される機器の小型化の進行に伴い、半導体装置に対しても小型化の要求がある。ここで、半導体装置を外部と接続するための電極パッドは、ワイヤボンディングによる接続を可能とするため、少なくともワイヤの断面積よりも大きい面積を有する接続面を有している必要がある。図１７を参照して、上記従来の半導体装置１００においては、半導体装置１００の小型化を図るべく、平面的に見て複数のＪＦＥＴ１１０を一定方向にずらしながら並べて配置している。これにより、ソース電極１２５およびドレイン電極１２７の平面形状を三角形形状とするとともに、当該三角形形状の領域内にソース電極パッド１２５Ａおよびドレイン電極パッド１２７Ａを配置している。
【００１３】
しかしながら、上記従来の構成を有する半導体装置１００では、ソース電極パッド１２５Ａおよびドレイン電極パッド１２７Ａがゲート電極１２６に干渉することを回避するため、小型化、特に平面形状の小型化に限界があるという問題があった。
【００１４】
そこで、本発明の目的は、従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明に従った半導体装置は、電子が供給されるソース領域と、電子が取り出されるドレイン領域と、ソース領域とドレイン領域との間に配置され、ソース領域とドレイン領域との間を電気的に接続および遮断するゲート領域とを有する半導体素子を複数個備えている。上記複数個の半導体素子は、ソース領域同士を接続するソース電極と、ドレイン領域同士を接続するドレイン電極と、ゲート領域同士を接続するゲート電極とにより並列に接続されている。ソース電極は、ソース電極を外部と接続するソース電極パッドを含んでいる。ドレイン電極は、ドレイン電極を外部と接続するドレイン電極パッドを含んでいる。そして、ソース電極パッドおよびドレイン電極パッドの少なくともいずれか一方は、絶縁体からなる絶縁膜を挟んでゲート電極上側に突出するように形成されている。
【００１６】
本発明の半導体装置では、絶縁膜を挟むことによりゲート電極との絶縁を保持しつつ、ソース電極パッドおよびドレイン電極パッドの少なくともいずれか一方がゲート電極上側に突出するように形成されている。これにより、平面的に見て、ゲート電極と、ソース電極パッドおよびドレイン電極パッドの少なくともいずれか一方とが重なるような構造を採用することができる。そのため、ソース電極パッドおよびドレイン電極パッドとゲート電極との干渉を回避しつつ、半導体装置の平面形状を小型化することができる。その結果、本発明の半導体装置によれば、従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供することができる。
【００１７】
上記半導体装置において好ましくは、ソース電極は、ソース電極パッドに近づくにつれて、ソース電極が延在する方向に垂直な断面における断面積が大きくなっている。
【００１８】
複数の半導体素子が並列に接続された上記本発明の半導体装置のソース電極においては、外部に接続されるソース電極パッドに近づくにつれて、電流密度が大きくなる。したがって、ソース電極パッドに近いソース電極の領域の抵抗が大きい場合、ソース電極における発熱が大きくなるという問題が発生しうる。これに対し、上記構成によれば、ソース電極パッドに近づくにつれて、ソース電極の抵抗率が減少するため、上記発熱が抑制される。
【００１９】
上記半導体装置において好ましくは、ドレイン電極は、ドレイン電極パッドに近づくにつれて、ドレイン電極が延在する方向に垂直な断面における断面積が大きくなっている。
【００２０】
上記本発明の半導体装置のドレイン電極においては、上記ソース電極の場合と同様に、ドレイン電極パッドに近づくにつれて、電流密度が大きくなり、ドレイン電極における発熱が大きくなるという問題が発生しうる。これに対し、上記構成によれば、ドレイン電極パッドに近づくにつれて、ドレイン電極の抵抗率が減少するため、上記発熱が抑制される。
【発明の効果】
【００２１】
以上の説明から明らかなように、本発明の半導体装置によれば、従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２３】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置の構成を示す概略平面図である。また、図２は、図１の線分ＩＩ−ＩＩに沿う概略断面図である。また、図３は、図１の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。図１〜図３を参照して、実施の形態１における半導体装置の構成について説明する。
【００２４】
図１〜図３を参照して、半導体装置１は、電子が供給されるソース領域１５と、電子が取り出されるドレイン領域１７と、ソース領域１５とドレイン領域１７との間に配置され、ソース領域１５とドレイン領域１７との間を電気的に接続および遮断するゲート領域１６とを有する半導体素子としてのＪＦＥＴ１０を複数個備えている。
【００２５】
図２および図３を参照して、ＪＦＥＴ１０は、ＳｉＣからなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１上に形成された第１のｐ型層１２と、第１のｐ型層１２上に形成されたｎ型層１３と、ｎ型層１３上に形成された第２のｐ型層１４とを備えている。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。
【００２６】
第２のｐ型層１４およびｎ型層１３には、ｎ型層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１５およびドレイン領域１７が形成されるとともに、ソース領域１５およびドレイン領域１７に挟まれるように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１６が形成されている。すなわち、ソース領域１５、ゲート領域１６およびドレイン領域１７は、それぞれ第２のｐ型層１４を貫通してｎ型層１３に至るように形成されている。また、ソース領域１５、ゲート領域１６およびドレイン領域１７の底部は、第１のｐ型層１２の上部表面（第１のｐ型層１２とｎ型層１３との境界部）から間隔を隔てて配置されている。
【００２７】
また、ソース領域１５から見てゲート領域１６とは反対側には、第２のｐ型層１４の上部表面１４Ａ（ｎ型層１３の側とは反対側の主面）から第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成されている。つまり、溝部３１の底壁３１Ａは、第１のｐ型層１２とｎ型層１３との界面から間隔を隔て、ｎ型層１３の内部に位置している。さらに、溝部３１の底壁３１Ａからｎ型層１３を貫通し、第１のｐ型層１２に至るように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度のｐ型不純物を含む電位保持領域２３が形成されている。この電位保持領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１と第１のｐ型層１２との境界部）から間隔を隔てて配置されている。
【００２８】
さらに、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、コンタクト電極１９が形成されている。コンタクト電極１９は、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
【００２９】
そして、隣接するコンタクト電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、第２のｐ型層１４の上部表面、溝部３１の底壁３１Ａおよび側壁３１Ｂにおいて、コンタクト電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極１９同士の間が絶縁されている。
【００３０】
さらに、ソース領域１５、ゲート領域１６およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するように、ソース電極２５、ゲート電極２６およびドレイン電極２７がそれぞれ形成されている。これにより、ソース電極２５、ゲート電極２６およびドレイン電極２７は、コンタクト電極１９を介して、それぞれソース領域１５、ゲート領域１６およびドレイン領域１７と電気的に接続されている。また、ソース電極２５は、電位保持領域２３上のコンタクト電極１９の上部表面にも接触し、コンタクト電極１９を介して電位保持領域２３とも電気的に接続されている。つまり、ソース電極２５は、ソース領域１５上のコンタクト電極１９の上部表面上から電位保持領域２３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。これにより、電位保持領域２３上のコンタクト電極１９は、ソース領域１５上のコンタクト電極１９と同電位に保持されている。ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。このソース電極２５、ゲート電極２６およびドレイン電極２７は、図１〜図３を参照して、ＪＦＥＴ１０が並ぶ方向に延在することにより、コンタクト電極１９を介して、それぞれ上記複数のＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を電気的に接続している。
【００３１】
以上の構成により、上記複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。
【００３２】
また、図１〜図３を参照して、半導体装置１は、ソース電極２５、ゲート電極２６、ドレイン電極２７および酸化膜１８を覆うように形成された、絶縁体からなる絶縁保護膜２８を備えている。そして、ソース電極２５、ゲート電極２６およびドレイン電極２７は、それそれソース電極２５、ゲート電極２６およびドレイン電極２７を外部と接続するソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａを含んでいる。このソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａは、絶縁保護膜２８を貫通し、絶縁保護膜２８から露出している。これにより、並列に接続されたＪＦＥＴ１０のソース領域１５、ゲート領域１６およびドレイン領域１７に対して、外部から電圧を印加することが可能となっている。そして、ＪＦＥＴ１０が並列に接続されていることにより、半導体装置１は電流容量の大容量化に対応している。
【００３３】
さらに、図１〜図３を参照して、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように、より具体的には平面的に見て、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａがゲート電極２６に重なるように、形成されている。
【００３４】
次に、半導体装置１の動作について説明する。図１〜図３を参照して、ゲート電極パッド２６Ａを介してゲート電極２６に印加される電圧が０Ｖの状態では、ｎ型層１３において、ゲート領域１６とドレイン領域１７とで挟まれた領域および当該挟まれた領域と第１のｐ型層１２とで挟まれた領域（ドリフト領域）、ならびにゲート領域１６と第１のｐ型層１２とで挟まれた領域（チャネル領域）は空乏化されておらず、ソース領域１５とドレイン領域１７とはｎ型層１３を介して電気的に接続された状態となっている。そのため、ソース領域１５からドレイン領域１７に向かって電子が移動することにより電流が流れる。
【００３５】
一方、ゲート電極パッド２６Ａを介してゲート電極２６に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、ソース領域１５とドレイン領域１７とは電気的に遮断された状態となる。そのため、ソース領域１５からドレイン領域１７に向かって電子が移動することができず、電流は流れない。
【００３６】
つまり、実施の形態１における半導体装置１は、電子が供給されるソース領域１５と、電子が取り出されるドレイン領域１７と、ソース領域１５とドレイン領域１７との間に配置され、ソース領域１５とドレイン領域１７との間を電気的に接続および遮断するゲート領域１６とを有する半導体素子としてのＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁膜としての絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。
【００３７】
実施の形態１の半導体装置１では、絶縁保護膜２８を挟むことによりゲート電極２６との絶縁を保持しつつ、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａがゲート電極２６の上側に突出するように形成され、平面的に見て、ゲート電極２６と、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとが重なるような構造が採用されている。そのため、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとゲート電極２６との干渉を回避しつつ、半導体装置の平面形状が小型化されている。その結果、実施の形態１の半導体装置は、従来の半導体装置に比べてさらなる小型化が実現され、複数の半導体素子が並列に接続された半導体装置となっている。
【００３８】
ここで、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとゲート電極２６との間に挟まれる絶縁保護膜２８の厚みは、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａとゲート電極２６とが平面的に見て重なる構造を採用する半導体装置の耐圧特性確保のため、１００ｎｍ以上２μｍ以下とすることが好ましい。
【００３９】
次に、実施の形態１における半導体装置の製造方法について説明する。図４は、本発明の一実施の形態である実施の形態１における半導体装置の製造方法の概略を示すフローチャートである。また、図５〜図１１は実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【００４０】
図４を参照して、実施の形態１における半導体装置１の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。具体的には、工程（Ｓ１０）では、図５に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板１１が準備される。
【００４１】
次に、図４を参照して、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図５を参照して、工程（Ｓ１０）において準備されたｎ型基板１１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。
【００４２】
次に、図４を参照して、工程（Ｓ３０）として、溝部形成工程が実施される。具体的には、工程（Ｓ３０）では、図６に示すように、第２のｐ型層１４の上部表面１４Ａから第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層を第２のｐ型層１４の上部表面１４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００４３】
次に、工程（Ｓ４０）として、第１イオン注入工程が実施される。この工程（Ｓ４０）では、高濃度のｎ型不純物を含む領域であるソース領域およびドレイン領域が形成される。具体的には、図７を参照して、まず、第２のｐ型層１４の上部表面１４Ａ上および溝部３１の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域１５およびドレイン領域１７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入により第２のｐ型層１４およびｎ型層１３に導入される。これにより、ソース領域１５およびドレイン領域１７が形成される。
【００４４】
次に、工程（Ｓ５０）として、第２イオン注入工程が実施される。この工程（Ｓ５０）では、高濃度のｐ型不純物を含む領域であるゲート領域および電位保持領域が形成される。具体的には、図８を参照して、まず、工程（Ｓ４０）と同様の手順で所望のゲート領域１６および電位保持領域２３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ、Ｂ（ホウ素）などのｐ型不純物がイオン注入により第２のｐ型層１４、ｎ型層１３および第１のｐ型層１２に導入される。これにより、ゲート領域１６および電位保持領域２３が形成される。
【００４５】
次に、図４を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成されたレジスト膜が除去された後、工程（Ｓ４０）および（Ｓ５０）においてイオン注入が実施された第２のｐ型層１４、ｎ型層１３および第１のｐ型層１２が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００４６】
次に、工程（Ｓ７０）として、酸化膜形成工程が実施される。この工程（Ｓ７０）では、図９を参照して、工程（Ｓ１０）〜（Ｓ６０）までが実施されて所望のイオン注入層を含む第２のｐ型層１４、ｎ型層１３および第１のｐ型層１２が形成されたｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなる酸化膜１８が、第２のｐ型層１４の上部表面１４Ａおよび溝部３１の内壁を覆うように形成される。
【００４７】
次に、図４を参照して、工程（Ｓ８０）としてコンタクト電極形成工程が実施される。この工程（Ｓ８０）では、図１０を参照して、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極１９が形成される。具体的には、まず、工程（Ｓ４０）と同様の手順で所望のコンタクト電極１９の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上の酸化膜１８が除去される。
【００４８】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上にニッケル層が残存する。そして、たとえば１０００℃程度に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図１０に示すように、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３にオーミック接触可能なＮｉＳｉからなるコンタクト電極１９が形成される。
【００４９】
次に、図４を参照して、工程（Ｓ９０）として、電極形成工程が実施される。この工程（Ｓ９０）では、図１１および図１〜図３を参照して、ソース領域１５および電位保持領域２３上のコンタクト電極１９の上部表面に接触するソース電極２５、ゲート領域１６上のコンタクト電極１９の上部表面に接触するゲート電極２６、およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するドレイン電極２７が形成される。ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばソース電極２５、ゲート電極２６およびドレイン電極２７を形成すべき所望の領域に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。
【００５０】
ここで、工程（Ｓ１０）において準備されたｎ型基板１１上に、工程（Ｓ２０）〜（Ｓ８０）においては、上記ＪＦＥＴ１０の構造が複数個並べて形成される。そして、工程（Ｓ９０）においてソース電極２５、ゲート電極２６およびドレイン電極２７が、図１１および図１〜図３を参照して、コンタクト電極１９を介して、それぞれ複数の上記ＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を接続するように形成される。これにより、複数個のＪＦＥＴ１０が、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続される。
【００５１】
次に、図４を参照して、工程（Ｓ１００）として、絶縁保護膜形成工程が実施される。この工程（Ｓ１００）では、図１１および図１〜図３を参照して、ソース電極２５、ゲート電極２６、ドレイン電極２７および酸化膜１８を覆い、たとえばＳｉＯ２などの絶縁体からなる絶縁保護膜２８が形成される。具体的には、たとえばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により、ソース電極２５、ゲート電極２６、ドレイン電極２７および酸化膜１８を覆うＳｉＯ２膜が形成される。
【００５２】
次に、図４を参照して、工程（Ｓ１１０）として、電極パッド形成工程が実施される。この工程（Ｓ１１０）では、図１〜図３を参照して、ソース電極２５、ゲート電極２６およびドレイン電極２７をそれぞれ外部と接続するためのソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａが形成される。具体的には、まず、絶縁保護膜２８の上部表面（酸化膜１８とは反対側の表面）を覆うようにレジストが塗布された後、露光および現像が行なわれ、所望のソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａの形状に応じた領域に開口を有するレジスト膜が形成される。このとき、平面的に見てゲート電極２６に重なるように、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに対応する開口が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより、上記開口から露出する絶縁保護膜２８が、絶縁保護膜２８からソース電極２５、ゲート電極２６およびドレイン電極２７が露出するように除去される。
【００５３】
その後、たとえばＡｌが蒸着されることにより、絶縁保護膜２８から露出したソース電極２５、ゲート電極２６およびドレイン電極２７上、およびレジスト膜上にＡｌ層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のＡｌ層が除去（リフトオフ）されて、上記開口に対応する位置にＡｌ層が残存する。これにより、図１〜図３に示すように、絶縁保護膜２８から露出するソース電極パッド２５Ａ、ゲート電極パッド２６Ａおよびドレイン電極パッド２７Ａが形成される。以上の工程により、本実施の形態における半導体装置１は完成する。
【００５４】
（実施の形態２）
次に、本発明の実施の形態２における半導体装置について説明する。図１２〜図１４は、本発明の一実施の形態である実施の形態２における半導体装置の構成を示す概略断面図である。なお、図１２、図１３および図１４は、それぞれ図１の線分ＸＩＩ−ＸＩＩ、線分ＸＩＩＩ−ＸＩＩＩおよび線分ＸＩＶ−ＸＩＶに沿う概略断面図に相当する。
【００５５】
図１２〜図１４を参照して、実施の形態２における半導体装置１と、図１〜図３に基づいて説明した実施の形態１における半導体装置１とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態２における半導体装置１は、ソース電極２５およびドレイン電極２７の構成において、実施の形態１における半導体装置１とは異なっている。
【００５６】
すなわち、図１および図１２〜図１４を参照して、実施の形態２における半導体装置１においては、ソース電極２５は、ソース電極パッド２５Ａに近づくにつれて、ソース電極２５が延在する方向に垂直な断面における断面積が大きくなっている。より具体的には、ソース電極２５は、ソース電極パッド２５Ａに近づくにつれて厚みが大きくなっている。また、図１および図１２〜図１４を参照して、実施の形態２における半導体装置１においては、ドレイン電極２７は、ドレイン電極パッド２７Ａに近づくにつれて、ドレイン電極２７が延在する方向に垂直な断面における断面積が大きくなっている。より具体的には、ドレイン電極２７は、ドレイン電極パッド２７Ａに近づくにつれて厚みが大きくなっている。
【００５７】
複数のＪＦＥＴ１０が並列に接続された本実施の形態における半導体装置１のソース電極２５およびドレイン電極２７においては、それぞれソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて、動作時の電流密度が大きくなる。これに対し、本実施の形態の半導体装置１は、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて、ソース電極２５およびドレイン電極２７の抵抗率が減少しているため、上記発熱が抑制された半導体装置となっている。なお、ソース電極２５およびドレイン電極２７の厚みは、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて、連続的に大きくなっていてもよいし、段階的に（階段状に）大きくなっていてもよい。
【００５８】
次に、実施の形態２における半導体装置１の製造方法について説明する。実施の形態２における半導体装置１は、基本的には図４〜図１１に基づいて説明した実施の形態１の半導体装置１の場合と同様に製造することができる。
【００５９】
具体的には、図４を参照して、まず、工程（Ｓ１０）〜（Ｓ８０）までが実施の形態１の場合と同様に実施される。そして、工程（Ｓ９０）においては、ソース電極２５およびドレイン電極２７は、それぞれソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて厚みが大きくなるように形成される。より具体的には、ソース電極２５およびドレイン電極２７は以下のように形成することができる。
【００６０】
図１５および図１６は、実施の形態２における工程（Ｓ９０）を説明するための概略断面図である。なお、図１５および図１６は、ソース電極２５の形成方法を示している。以下、ソース電極２５の形成方法を示す図１５および図１６に基づいて実施の形態２における工程（Ｓ９０）を説明するが、ドレイン電極２７についても同様に形成することができる。
【００６１】
実施の形態２における工程（Ｓ９０）においては、まず、図１１を参照して、実施の形態１における工程（Ｓ９０）と同様にソース電極２５、ゲート電極２６およびドレイン電極２７が形成された後、実施の形態１における工程（Ｓ１００）と同様に絶縁保護膜２８が形成される。そして、図１５を参照して、絶縁保護膜２８上にレジストが塗布された後、露光および現像が行なわれ、ソース電極２５およびドレイン電極２７の厚みを大きくすべき領域（ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近い領域）に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより絶縁保護膜２８が部分的に除去される。これにより、絶縁保護膜２８からソース電極２５およびドレイン電極２７の一部が露出する。その後、絶縁保護膜２８および絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、ソース電極２５およびドレイン電極２７を構成する素材と同じ素材、たとえばアルミニウム（Ａｌ）などの導電体からなる導電体膜２５Ｂが、蒸着法により形成される。そして、レジスト膜９１が除去されることにより、レジスト膜９１上の導電体膜２５Ｂが除去（リフトオフ）されて、絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、導電体膜２５Ｂが残存する。この導電体膜２５Ｂは、ソース電極２５およびドレイン電極２７と一体となり、その結果、導電体膜２５Ｂが形成された領域におけるソース電極２５およびドレイン電極２７の厚みが大きくなる。
【００６２】
さらに、図１６を参照して、部分的に除去された絶縁保護膜２８の領域を埋めるように、たとえばＣＶＤ法によりＳｉＯ２膜が形成された後、上述と同様の手順で、絶縁保護膜２８上に、ソース電極２５およびドレイン電極２７の厚みをさらに大きくすべき領域（ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａにより近い領域）に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより絶縁保護膜２８が部分的に除去され、絶縁保護膜２８からソース電極２５およびドレイン電極２７の一部が露出する。その後、絶縁保護膜２８および絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、ソース電極２５およびドレイン電極２７を構成する素材と同じ素材からなる導電体膜２５Ｃが、蒸着法により形成される。そして、レジスト膜９１が除去されることにより、レジスト膜９１上の導電体膜２５Ｃが除去されて、絶縁保護膜２８から露出するソース電極２５およびドレイン電極２７上に、導電体膜２５Ｃが残存する。この導電体膜２５Ｃがソース電極２５およびドレイン電極２７と一体となり、導電体膜２５Ｃが形成された領域におけるソース電極２５およびドレイン電極２７の厚みがさらに大きくなる。以上の手順を繰り返すことにより、ソース電極２５およびドレイン電極２７を、それぞれソース電極パッド２５Ａおよびドレイン電極パッド２７Ａに近づくにつれて厚みが大きくなるように形成することができる。
【００６３】
その後、図４を参照して、実施の形態１の場合と同様に、工程（Ｓ１００）および（Ｓ１１０）が実施されることにより、実施の形態２における半導体装置１を製造することができる。
【００６４】
なお、上記実施の形態においては、半導体装置が備える半導体素子としてＪＦＥＴが採用される場合について説明したが、本発明の半導体装置はこれに限られず、半導体素子として、ソース領域、ゲート領域およびドレイン領域を有する種々の半導体素子を採用することができる。
【００６５】
また、上記実施の形態においては、基板および基板上に形成される半導体層の素材としてＳｉＣが採用される場合について説明したが、本発明の半導体装置はこれに限られず、Ｓｉ（珪素）のほか、ＧａＮ（窒化ガリウム）などのワイドバンドギャップ半導体を採用してもよい。
【００６６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６７】
本発明の半導体装置は、複数の半導体素子が接続された半導体装置に、特に有利に適用され得る。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１における半導体装置の構成を示す概略平面図である。
【図２】図１の線分ＩＩ−ＩＩに沿う概略断面図である。
【図３】図１の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。
【図４】実施の形態１における半導体装置の製造方法の概略を示すフローチャートである。
【図５】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図６】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図７】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図８】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図９】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法を説明するための概略断面図である。
【図１２】実施の形態２における半導体装置の構成を示す概略断面図である。
【図１３】実施の形態２における半導体装置の構成を示す概略断面図である。
【図１４】実施の形態２における半導体装置の構成を示す概略断面図である。
【図１５】実施の形態２における工程（Ｓ９０）を説明するための概略断面図である。
【図１６】実施の形態２における工程（Ｓ９０）を説明するための概略断面図である。
【図１７】従来の半導体装置の構成を示す概略平面図である。
【図１８】図１７の線分ＸＶＩＩＩ−ＸＶＩＩＩに沿う概略断面図である。
【図１９】図１７の線分ＸＩＸ−ＸＩＸに沿う概略断面図である。
【符号の説明】
【００６９】
１ 半導体装置、１０ ＪＦＥＴ、１１ ｎ型基板、１２ 第１のｐ型層、１３ ｎ型層、１４ 第２のｐ型層、１４Ａ 上部表面、１５ ソース領域、１６ ゲート領域、１７ ドレイン領域、１８ 酸化膜、１９ コンタクト電極、２３ 電位保持領域、２５ ソース電極、２５Ａ ソース電極パッド、２５Ｂ，２５Ｃ 導電体膜、２６ ゲート電極、２６Ａ ゲート電極パッド、２７ ドレイン電極、２７Ａ ドレイン電極パッド、２８ 絶縁保護膜、３１ 溝部、３１Ａ 底壁、３１Ｂ 側壁、９１ レジスト膜、９１Ａ 開口。
【特許請求の範囲】
【請求項１】
電子が供給されるソース領域と、前記電子が取り出されるドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置され、前記ソース領域と前記ドレイン領域との間を電気的に接続および遮断するゲート領域とを有する半導体素子を複数個備え、前記複数個の半導体素子は、前記ソース領域同士を接続するソース電極と、前記ドレイン領域同士を接続するドレイン電極と、前記ゲート領域同士を接続するゲート電極とにより並列に接続され、
前記ソース電極は、前記ソース電極を外部と接続するソース電極パッドを含み、
前記ドレイン電極は、前記ドレイン電極を外部と接続するドレイン電極パッドを含み、
前記ソース電極パッドおよび前記ドレイン電極パッドの少なくともいずれか一方は、絶縁体からなる絶縁膜を挟んで前記ゲート電極上側に突出するように形成されている、半導体装置。
【請求項２】
前記ソース電極は、前記ソース電極パッドに近づくにつれて、前記ソース電極が延在する方向に垂直な断面における断面積が大きくなっている、請求項１に記載の半導体装置。
【請求項３】
前記ドレイン電極は、前記ドレイン電極パッドに近づくにつれて、前記ドレイン電極が延在する方向に垂直な断面における断面積が大きくなっている、請求項１または２に記載の半導体装置。
【請求項１】
電子が供給されるソース領域と、前記電子が取り出されるドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置され、前記ソース領域と前記ドレイン領域との間を電気的に接続および遮断するゲート領域とを有する半導体素子を複数個備え、前記複数個の半導体素子は、前記ソース領域同士を接続するソース電極と、前記ドレイン領域同士を接続するドレイン電極と、前記ゲート領域同士を接続するゲート電極とにより並列に接続され、
前記ソース電極は、前記ソース電極を外部と接続するソース電極パッドを含み、
前記ドレイン電極は、前記ドレイン電極を外部と接続するドレイン電極パッドを含み、
前記ソース電極パッドおよび前記ドレイン電極パッドの少なくともいずれか一方は、絶縁体からなる絶縁膜を挟んで前記ゲート電極上側に突出するように形成されている、半導体装置。
【請求項２】
前記ソース電極は、前記ソース電極パッドに近づくにつれて、前記ソース電極が延在する方向に垂直な断面における断面積が大きくなっている、請求項１に記載の半導体装置。
【請求項３】
前記ドレイン電極は、前記ドレイン電極パッドに近づくにつれて、前記ドレイン電極が延在する方向に垂直な断面における断面積が大きくなっている、請求項１または２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−２１２４６０（Ｐ２００９−２１２４６０Ａ）
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願番号】特願２００８−５６６１０（Ｐ２００８−５６６１０）
【出願日】平成２０年３月６日（２００８．３．６）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願日】平成２０年３月６日（２００８．３．６）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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