【課題】薄膜トランジスタで構成された回路と積層素子とを集積化する。
【解決手段】絶縁性基板１０１上に形成された薄膜トランジスタと、前記薄膜トランジスタ上に形成された層間絶縁膜と、コンタクト用の電極３０５が形成された積層素子とを有し、前記層間絶縁膜上に、前記薄膜トランジスタと接続する配線が設けられ、前記絶縁性基板１０１の裏面から前記絶縁性基板１０１と前記層間絶縁膜とを貫通しなおかつ前記配線と接続する端子２０６が設けられ、前記絶縁性基板１０１の裏面側にて前記端子２０６と前記コンタクト用の電極３０５が電気的に接続する。 （もっと読む）

【課題】 本発明は、材料の利用効率を向上させ、少ないフォトマスク数で、しきい値のずれが生じにくく、高速動作が可能なＴＦＴを有する表示装置の作製方法を提供する。
【解決手段】 本発明は、非晶質半導体膜に触媒元素を添加し加熱して、結晶性半導体膜を形成するとともに該結晶性半導体膜から触媒元素を除き、その後逆スタガ型薄膜トランジスタを作製する。また本発明は、薄膜トランジスタのゲート電極層と画素電極層を同工程同材料を用いて形成し、工程の簡略化と、材料のロスの軽減を達成する。 （もっと読む）

【課題】配線の電気抵抗を低減した半導体装置を提供する。
【解決手段】絶縁表面を有する基板上に形成された薄膜トランジスタと、基板上に形成された第１の配線と、薄膜トランジスタの多結晶珪素膜からなる活性層と、ゲイト絶縁膜と、ゲイト電極、及び第１の配線上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜に設けられた複数のコンタクトホールを介して第１の配線と電気的に接続している第２の配線と、薄膜トランジスタ及び第２の配線上に形成された第２の絶縁膜と、第２の絶縁膜上に形成され、第２の絶縁膜に設けられたコンタクトホールを介して薄膜トランジスタに電気的に接続された画素電極と、基板と対向して配置された対向基板とを有する。 （もっと読む）

【課題】非晶質領域で構成されたチャネル部におけるキャリア移動度が高く、しかも結晶化領域で構成されたソース・ドレインの活性化効率が高い、非晶質−結晶質混成の薄膜トランジスタを、プラスチック基板を用いることが可能な低温プロセスで得ることが可能な薄膜半導体装置の製造方法を提供する。
【解決手段】基板１上に非晶質の半導体薄膜５を形成し、半導体薄膜５上にゲート絶縁膜７を介してゲート電極９をパターン形成する。ゲート電極９をマスクにして半導体薄膜５に不純物を導入する。ゲート電極９をマスクにして半導体薄膜５に対して所定速度で照射位置を移動させながら半導体薄膜５にレーザ光Ｌｈを連続照射することにより、半導体薄膜５を結晶化すると共に半導体薄膜５中において水素ガスを膨張させることなくレーザ光Ｌｈの照射部から余剰水素を除去する。 （もっと読む）

【課題】 高い電子移動度、低いスレショルド電圧および漏れ電流が少ないなどの特性を有するＴＦＴの製造方法を提供する。
【解決手段】 基板上に非晶質シリコン層３０を形成する段階、非晶質シリコン層をパターニングしてソース領域３２、ドレイン領域３４およびそれらの間に介在される複数のチャンネル３６を形成する段階、複数のチャンネルをアニーリングする段階、複数のチャンネル上にゲート酸化膜４０およびゲート電極５０を順次に形成する段階、ソース領域およびドレイン領域に導電性不純物をドーピングする段階を含むＴＦＴの製造方法。 （もっと読む）

【課題】 非晶質シリコン薄膜に注入された不純物の活性化と非晶質シリコン薄膜の多結晶化とを各々の最適条件の下に一工程で行うことが可能な多結晶シリコン薄膜の製造方法を提供する。
【解決手段】 片面に非晶質シリコン薄膜が形成された電気絶縁性基板を用意し、この非晶質シリコン薄膜上に所定パターンの開口部を有する透光性マスクを形成した後に該透光性マスクの開口部を介して非晶質シリコン薄膜に不純物をドーピングして不純物注入領域を形成し、その後、透光性マスクを残したまま非晶質シリコン薄膜にレーザアニールを施し、不純物注入領域にドーピングされている不純物を活性化して該不純物注入領域を不純物拡散領域にすると共に、非晶質シリコン薄膜のうちで透光性マスクにより覆われている領域を多結晶化することによって、解決した。









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下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させ、ゲート絶縁膜３ａとゲート電極４ａを形成した後、ゲート電極４ａをマスクにして、下地ＳｉＧｅ層１及び歪みＳｉ層２に不純物をイオン注入し（図２（ａ））、活性化のための熱処理を行ってソース・ドレイン領域６を形成する（図２（ｂ）、（ｃ））。このとき、歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレイン領域６の不純物濃度が最大となる深さをＴ_ｐ（＝Ｒ_ｐ）としたとき、２Ｔ_ｐ以下にする。 （もっと読む）

個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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【課題】 最適な蓄積時間を素早く見つける駆動方法を提供する。
【解決手段】 複数の画素を有するＭＯＳ型センサにおいて、複数の画素の全ての画素を同時にリセットした後、前記複数の画素から信号を順に出力し、前記リセットをした時から、前記複数の画素が、飽和した信号を出力する直前までの期間を、蓄積時間とすることを特徴とするＭＯＳ型センサの駆動方法が提供される。 （もっと読む）

【課題】 ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴの各しきい値電圧を独立に効率良く（最小限のフォトリソグラフィーで）高精度に制御する。
【解決手段】 ＣＭＯＳ−ＴＦＴを製造するに際して、しきい値電圧（Ｖthp ，Ｖthn ）制御として極低濃度にｐ型不純物（Ｂ：ボロン）の非選択的添加（ｐ型及びｎ型ＴＦＴの双方に添加）及び選択的添加（ｎ型ＴＦＴのみに添加）を連続的に行なう。具体的には、当初図４（ａ）のようにＩd −Ｖg 特性がｐ型及びｎ型ＴＦＴ共に負シフトした状態から、非選択的添加により図４（ｂ）のようにｐ型及びｎ型ＴＦＴ共に正シフトさせてＶthp を先ず仕様値とし、続いて選択的添加によりｎ型ＴＦＴのみ正シフトさせてＶthn を仕様値に調整する。 （もっと読む）