【課題】有機半導体素子およびその製造方法の提供。
【解決手段】基板と、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極とを連結する有機半導体層と、前記有機半導体層に電界を印加するためのゲート電極と、前記有機半導体層とゲート電極間に配置されるゲート絶縁膜とを備え、前記ゲート絶縁膜がハイパーブランチポリマーを成分として含有することを特徴とする有機半導体素子及びその製造方法。 （もっと読む）

【課題】ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置を提供する。
【解決手段】ソースセル１０２，１０３とドレインセル１０４，１０５が、それぞれ、コンタクトプラグ３１，３２によって、平坦化された第１配線層４１，４２に接続されてなり、コンタクト３１ｂで示されたソースコンタクトプラグが、コンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における最小幅Ｗ２より小さな最小幅Ｗ１を有するコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの複数個の組み合わせからなる半導体装置１１０とする。 （もっと読む）

【課題】ソース電極及びドレイン電極の下部にバリアパターンを構成しバリアパターンを通じて薄膜トランジスタのチャンネルの幅を決定することにより、チャンネル部のＣＤの偏差を最小化して均一な素子の特性を有する薄膜トランジスタを含むアレイ基板及びその製造方法を提供する。
【解決手段】ソース電極及びドレイン電極の下部に、ソース電極及びドレイン電極を構成する金属物質の湿式エッチング液にエッチングされない物質を利用してバリア層を形成して、バリア層を異方性の乾式エッチングによってパターニングし、望むチャンネル部のＣＤを得る。従って、湿式エッチングの過程でソース電極及びドレイン電極がオーバーエッチングされる場合でも、一定幅のチャンネル部を形成できる。 （もっと読む）

【課題】薄膜トランジスタにリーク電流が発生するのを回避させた表示装置の提供。
【解決手段】基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続されるドレイン電極および画素電極と接続されるソース電極を構成し、
前記半導体層は、平面的に観た場合、前記ドレイン電極の先端を除く部分において、前記導電体層に対して外方にはみ出し部を有するパターンを有することを特徴とする表示装置。 （もっと読む）

【課題】半導体薄膜上で良好なソース−ドレイン耐圧を確保する。
【解決手段】薄膜トランジスタは絶縁性支持基板１０上に設けられる半導体薄膜１２と、半導体薄膜１２上に設けられるゲート絶縁膜１４と、ゲート絶縁膜１４を介して半導体薄膜１２上に形成されるゲート電極層１６を備え、半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、チャネル領域１２Ｃの両側に配置されるソースおよびドレイン領域１２Ｓ，１２Ｄと、チャネル領域１２Ｃおよびドレイン領域１２Ｄ間に配置されるＬＤＤ領域１２ＬＤを含む。チャネル領域１２Ｃは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から支持基板１０との界面に向かって高くなる不純物濃度プロファイルを有し、ソース領域１２ＳおよびＬＤＤ領域１２ＬＤは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有する。 （もっと読む）

【課題】極めて簡単な構成で、導電体層の破損に対する修復を可能にする表示装置の製造方法の提供。
【解決手段】基板上に、順次積層された、ゲート信号線、絶縁膜、非晶質の半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極、前記ドレイン電極と接続部を介して接続されるドレイン信号線を構成し、
前記半導体層は、前記導電体層の形成領域下に形成され、
前記導電体層に破損部が生じている場合、その破損部とその近傍における半導体層の部分を結晶化させる。 （もっと読む）

【課題】製造が容易で、フレキシブル化に有利な両極性型の半導体装置およびその製造方法ならびにそれを備える電気光学装置および電子機器を提供すること。
【解決手段】本発明の半導体装置１は、基板８と、基板８の一方の面側に設けられ、導電体として機能するソース部３およびドレイン部４と、ソース部３およびドレイン部４との間に一体的に形成され、半導体として機能するチャネル部５とを備え、無機材料を主材料として構成された無機物層２と、無機物層２と接して設けられ、チャネル部５の極性と異なる極性を有し、有機半導体材料を主材料として構成された有機半導体層９と、無機物層２と接しないで設けられ、チャネル部５に電界を付与するゲート部７と、無機物層２とゲート部７との間に設けられ、ゲート部７に対してソース部３およびドレイン部４を絶縁するゲート絶縁層６とを有する。 （もっと読む）

【課題】 エッチングされやすい真性酸化亜鉛からなる半導体薄膜を有する薄膜トランジスタを備えた薄膜トランジスタパネルにおいて、ゲート電極に対応する部分における半導体薄膜の周囲に空洞が生じないようにする。
【解決手段】 ガラス基板１の上面にはソース電極２およびドレイン電極３が形成され、それらの上面にＩＴＯからなる２つのオーミックコンタクト層４、５が形成されている。ソース電極２、ドレイン電極３および２つのオーミックコンタクト層４、５を含むガラス基板１の上面には、画素電極１１をソース電極２に接続させるためのコンタクトホール１３を有する真性酸化亜鉛からなる半導体薄膜６が形成されている。この場合、ゲート電極８下の全域およびその周囲には半導体薄膜６が形成されているため、ゲート電極８に対応する部分における半導体薄膜６の周囲に空洞が生じないようにすることができる。 （もっと読む）

【課題】オフ時のリーク電流の発生を抑制し、画像品質を向上させる。
【解決手段】画素スイッチング素子１０２のチャネル端からドレイン部に渡る領域の電位と、その領域に対面する導電層の電位とが反転駆動時において同電位になるように、その対面する導電層を形成する。 （もっと読む）

【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１１上に形成された基板突起部３１Ａと、突起部３１Ａ上にゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４を挟むように突起部３１Ａに形成されたソース領域１５及びドレイン領域１６と、基板突起部３１Ａを挟む半導体基板１１上に形成された素子分離絶縁膜１２と、素子分離絶縁膜１２下の半導体基板１１内に形成された第１、第２不純物領域１７とを有する。第１及び第２不純物領域１７同士が基板突起部３１Ａ下の半導体基板１１内で接続され、ゲート電極１４がその側面上に形成されている基板突起部３１Ａの高さ及び幅方向の長さは、ソース領域１５及びドレイン領域１６が形成される基板突起部３１Ａの高さ及び幅方向の長さよりそれぞれ短い。 （もっと読む）

【課題】層間ミスアラインを防止した薄膜トランジスタ基板、その製造方法及びそれを有する表示パネルを提供する。
【解決手段】薄膜トランジスタ基板はゲート電極、ゲート絶縁パターン、チャンネルパターン、有機絶縁パターン、ソース電極及びドレイン電極を含み、ゲート電極はベース基板上に形成され、ゲート絶縁パターンはゲート電極より小さい面積でゲート電極上に形成され、チャンネルパターンはゲート絶縁パターンと同一の面積でゲート絶縁パターン上に形成され、有機絶縁パターンはチャンネルパターン、ゲート絶縁パターン及びゲート電極を覆うようにベース基板上に形成され、チャンネルパターンの一部を露出させる開口部を有し、ソース電極及びドレイン電極は有機絶縁パターン上に形成され、開口部を通じてチャンネルパターンと接触し、互いに離間している （もっと読む）

【課題】アクティブ型液晶表示パネルにおいて、薄膜トランジスタのソース電極形成用のＣｒ膜のサイドエッチング量を低減する。
【解決手段】Ｃｒ膜１１ＳおよびＡｌ系金属膜１２Ｓからなるソース電極１７は、画素電極９の図１の下辺部のほぼ全体の上面およびその近傍におけるゲート絶縁膜５の上面に形成されている。すると、Ｃｒ膜１１Ｓの平面の面積が大きくなり、ひいてはＣｒ膜１１Ｓの周囲面の面積（周囲長×膜厚）も大きくなる。そして、このＣｒ膜１１Ｓの周囲面の面積の増大により、Ｃｒ膜１１Ｓのサイドエッチング量を低減することができる。 （もっと読む）

【課題】ソース・ドレイン領域の構造を最適化することにより、高いＩｏｎ／Ｉｏｆｆ比を達成する電界効果トランジスタを含む半導体装置を提供する。
【解決手段】第１のゲート電極１０７と第２のゲート電極１０８は、チャネル領域１０１の両側に対向するように、第１のゲート絶縁膜１０３と第２のゲート絶縁膜１０４を介して、それぞれ形成され、ソース領域１１１および前記ドレイン領域１２１は、第１のゲート電極１０７と第２のゲート電極１０８の両側に、チャネル領域１０１を挟んで形成され、第１のゲート絶縁膜１０３とチャネル領域１０４との界面に垂直な方向のソース領域１１１の厚さ（ＴＳｉｓ）が、同じ方向のチャネル領域１０１の厚さ（ＴＳｉｃ）よりも厚く、かつ、ソース領域１１１と、第１、第２のゲート電極１０７、１０８が、ゲート長方向に離間している電界効果トランジスタを含む半導体装置。 （もっと読む）

【課題】半導体ナノワイヤを用い良好なトランジスタ特性を有する新規な電界効果トランジスタの構造を提供する。
【解決手段】本発明の一例である電界効果トランジスタは、基板４０、ゲート電極４１、ゲート絶縁膜４２がこの順に配置され、ゲート絶縁膜４２の上に半導体ナノワイヤ４５とソース電極４３・ドレイン電極４４が設けられている。半導体ナノワイヤ４５とソース電極４３・ドレイン電極４４とのコンタクト領域において、半導体ナノワイヤ４５の表面をソース電極４３・ドレイン電極４４の構成材料が覆っている。 （もっと読む）

【課題】オン抵抗の上昇を抑制しつつスイッチング耐圧を確保できるトランジスタを提供する。
【解決手段】埋込絶縁層と、埋込絶縁層の主面上に設けられ、交互に配置された複数の第１導電型のソース領域と複数の第２導電型のベースコンタクト領域とを有するソース部と、第１導電型のドレイン部と、ソース部とドレイン部との間に設けられソース領域及びベースコンタクト領域に接している第２導電型のベース領域と、を有する半導体層と、ベース領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極とを備え、ソース領域とベース領域との接合部を、ベースコンタクト領域とベース領域との接合部よりもドレイン部側に設けた。 （もっと読む）

【課題】メモリ回路と論理回路とでしきい電圧の異なるＣＭＯＳトランジスタを容易に製造することができ、ＣＭＯＳトランジスタのオフリーク電流を低減して消費電力を低減することができる半導体集積回路及びその製造方法を得る。
【解決手段】本発明に係る半導体集積回路は、絶縁膜上に半導体膜を形成した半導体基板上に第１のＣＭＯＳトランジスタ及び第２のＣＭＯＳトランジスタが形成され、第１のＣＭＯＳトランジスタに用いられた第１のゲート絶縁膜の誘電率は、第２のＣＭＯＳトランジスタに用いられた第２のゲート絶縁膜の誘電率よりも高く、第１のＣＭＯＳトランジスタによりメモリ回路が構成され、第２のＣＭＯＳトランジスタにより論理回路が構成されている。 （もっと読む）

【課題】ソース・ドレイン領域へのコンタクト抵抗が小さく、かつ、電気的特性が従来よりも安定したＦＩＮ型ＦＥＴからなるメモリセルを備えた半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、絶縁層２０と、絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域Ｒ２、および、該フローティングボディ領域の両側にあるソース・ドレイン領域Ｒ１を含むＦＩＮ型半導体層４５と、フローティングボディ領域の両側面に形成されたゲート絶縁膜５０と、フローティングボディ領域の両側面にゲート絶縁膜を介して設けられたゲート電極７０と、ソース・ドレイン領域の上面に接触するソース・ドレイン電極ＳＬ・ＢＬとを備え、絶縁層の表面と平行にＦＩＮ型半導体層を切断した断面において、フローティングボディ領域における該ＦＩＮ型半導体層の厚みＤ２が、ソース・ドレイン領域における該ＦＩＮ型半導体層の厚みＤ１よりも薄い。 （もっと読む）

【課題】塗布電極パターンが親撥液性パターンに一致しないパターン不良が生じやすく、また塗布プロセスが煩雑で生産性が低いという課題があった。
【解決手段】基板と、その基板平面上に複数並べて形成され、複数の楕円が長軸方向に並べて形成された外縁を連続的に接続して形成されたパターン、または１つの楕円の外縁形状で形成されたパターンであるリング状平面パターンで構成されたゲート電極と、そのゲート電極上に形成されたゲート絶縁膜と、ゲート電極の形状を投影したゲート絶縁膜上の平面領域を除いたゲート絶縁膜上に形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタ基板。 （もっと読む）

半導体の製造方法は、半導体デバイス層中に浅溝隔離構造１４の形成を具える。前記浅溝隔離構造は、前記半導体デバイス層を形成するフィールド領域を囲んだＵ字形又はＯ字形であり、前記半導体デバイス層は、導電性を得るためにドープ及び／又は自滅される。前記半導体デバイスは、延在したドレイン領域５０又はドリフト領域、及び、ドレイン領域４２を有する。絶縁ゲート２６は、本体領域の上部に設けられる。ソース領域３４、４０は、深ソース領域４０及び浅ソース領域３４を有するように加工されている。前記本体と同じ導電型のコンタクト領域６０は、前記深ソース領域４０に隣接して設けられる。前記本体は、前記浅ソース領域３４の下で、前記コンタクト領域６０と接触するように延在している。
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【課題】ＬＯＣＯＳ酸化膜が存在しない領域よりも先にＬＯＣＯＳ酸化膜が存在する領域が空乏化し、ソースからドレインに流れる電流経路の途中で電界方向が逆となり、この領域が高抵抗領域化し、電圧電流特性の劣化を引き起こし、ＯＮ抵抗の増大を招いている。
【解決手段】Ｐ型半導体基板１上のＮ^- 型ウェル拡散層２中に形成されたドレインＰ⁺ 型拡散層６とソースＰ⁺ 型拡散層７と、ＬＯＣＯＳ酸化膜５と、ゲート酸化膜８と、ゲート電極９と、ドレインＰ⁺ 型拡散層６の底面部からゲート酸化膜９下に達する電界緩和用の低濃度Ｐ^- 型拡散層３と、低濃度Ｐ^- 型拡散層３内に形成された中濃度Ｐ^- 型拡散層４とを備え、ゲート電極９下部の低濃度Ｐ^- 型拡散層３における表面部分で、低濃度Ｐ^- 型拡散層３におけるＬＯＣＯＳ酸化膜５が存在しない領域Ａの長さＬ_AをＬＯＣＯＳ酸化膜５の存在する領域Ｂの長さＬ_B よりも長くしてある。 （もっと読む）