【課題】エレベイテッドサリサイドソース／ドレイン領域の形成方法及びＴ型素子分離膜を有する半導体素子を提供する。
る。
【解決手段】本発明に係るエレベイテッドサリサイドソース／ドレイン領域８０の形成方法には、拡幅トレンチ領域の深さを調節することによってソース／ドレイン領域８０を形成するためのイオン注入段階で、前記Ｔ型素子分離膜７１のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部８１にも導電型不純物を注入可能にする。 （もっと読む）

非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスは基板と、前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、からなる。ゲートの一方の側面には、ヘテロドープされたタブ及びソース領域が形成されている。タブ領域は第２極性のドーパントを有している。ソース領域が各タブ領域内に配置されており、第２極性と反対の第１極性のドーパントを有している。ゲートの他方の側面には、ヘテロドープされたバッファ及びドリフト領域が形成されている。バッファ領域は第２極性のドーパントからなる。ドリフト領域がバッファ領域内に配置され、第１極性のドーパントによってドーピングされている。ドレインn+タップ領域がドリフト領域内に配置されている。
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【課題】ゲート直下のｐウェルとｎウェルとの接合近傍のｎウェル濃度を高めること。ｐウェルの直下におけるｎウェルの不純物量および厚さを増加させ、ハイサイドスイッチに適した高いパンチスルー耐圧を得ること。
【解決手段】ｐ型半導体基板１の表面層にｎウェル２が形成され、ｎウェル２内にｎ⁺ドレイン領域８とｐウェル３が形成され、ｐウェル３内にｎ⁺ソース領域４が形成され、ｐウェル３の、ｎ⁺ソース領域４とｎウェル２とに挟まれた部分の表面上にゲート酸化膜６を介してゲート電極７が形成された横型ＭＯＳＦＥＴにおいて、ｐウェル３を内包するように第２のｎウェル１３を形成し、ゲート直下のｐウェル３とｎウェル２との接合近傍におけるｎ型不純物濃度を高くするとともに、ｐウェル３の直下におけるｎ型半導体領域の不純物量と厚さを増加させる。 （もっと読む）

【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ⁺ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。
【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。 （もっと読む）

【課題】 ダマシンゲートトランジスタのゲート絶縁破壊を抑制し、デバイスの信頼性を確保することのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上に、犠牲ゲート絶縁膜１０４および犠牲ゲート電極１０５を形成した後、犠牲ゲート電極１０５の側面に第１の側壁膜１０６を形成する。次に、第１の側壁膜１０６を介して、犠牲ゲート電極１０５の側面に、第１の側壁膜１０６とエッチングレートの異なる第２の側壁膜１１０を形成する。ここで、第１の側壁膜１０６の膜厚は、犠牲ゲート絶縁膜１０４の膜厚より厚くなるようにする。これにより、第１の側壁膜１０６および犠牲ゲート絶縁膜１０４をウェットエッチングする際のプロセスマージンを大きくして、第２の側壁膜１１０のゲート電極側下部にスリットが入るのを防ぐことができる。 （もっと読む）

【課題】 ゲート−ドレイン間の容量が小さく、尚且つ、オン抵抗の低いパワー半導体装置を提供する。
【解決手段】
半導体装置１００は、Ｎ型の半導体層２０と、半導体層２０の表面に形成されたＰ型のソース３０およびＰ型のドレイン４０と、ソース３０とドレイン４０との間のチャネル領域上にゲート絶縁膜６０を介して設けられたゲート電極７０であって、チャネル領域のチャネル長方向の長さがＬｇであるゲート電極７０と、チャネル領域にイオン注入して形成されたボディ領域８０であって、深さがＸｊ、ゲート絶縁膜６０を介してゲート電極７０と対向するイオン注入された部分のチャネル長方向の長さがＬａであるボディ領域８０とを備え、Ｌａ≦Ｌｇ−Ｘｊを満たすことを特徴とする。 （もっと読む）

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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本発明は、実質的に真性な半導体の基板（１５８）の領域に注入された、計数された数のドーパントイオン（１４２）を有する汎用タイプの半導体装置に関する。基板（１５８）の一つ以上のドープされた表面領域は、金属化され、電極（１５０）が形成される。計数された数のドーパントイオン（１４２）が、実質的に真性な半導体の領域に注入される。

【その他】
原文には、請求項１１及び請求項１１Ａが存在する。請求項１１Ａは、オンライン手続上、請求項１１内に記載した。

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半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
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本発明の実施形態は、均一なシリコンボディ高さをもたらすＳＯＩトランジスタの製造方法を提供する。一実施形態では、犠牲酸化物層が半導体基板上に配置される。酸化物層はトレンチを形成するようにエッチングされ、トレンチは半導体材料で充填される。そして、半導体材料は酸化物層の残部を用いて平坦化され、その後、酸化物層の残部は除去される。こうして露出された半導体フィンは仕様の許容範囲内で均一な高さを有する。
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窒化ガリウム材料デバイスおよびその形成方法を提供する。該デバイスは、電極規定層を包含する。電極規定層は典型的にはその内部に形成されたビアを有し、該ビア内に電極が（少なくとも部分的に）形成される。したがって、ビアは、電極の寸法を（少なくとも部分的に）規定する。いくつかの場合において、電極規定層は、窒化ガリウム材料領域上に形成された不動態化層である。 （もっと読む）

【課題】 従来のＭＯＳＦＥＴデバイスに比べてＧＩＤＬ電流が小さい低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス構造を提供する。
【解決手段】 ＭＯＳＦＥＴデバイス構造は、縁部がソース／ドレイン拡散にわずかに重なる場合（８２）がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。また、側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる場合（８０）も含まれる。 （もっと読む）