半導体装置
【課題】 ゲート−ドレイン間の容量が小さく、尚且つ、オン抵抗の低いパワー半導体装置を提供する。
【解決手段】
半導体装置１００は、Ｎ型の半導体層２０と、半導体層２０の表面に形成されたＰ型のソース３０およびＰ型のドレイン４０と、ソース３０とドレイン４０との間のチャネル領域上にゲート絶縁膜６０を介して設けられたゲート電極７０であって、チャネル領域のチャネル長方向の長さがＬｇであるゲート電極７０と、チャネル領域にイオン注入して形成されたボディ領域８０であって、深さがＸｊ、ゲート絶縁膜６０を介してゲート電極７０と対向するイオン注入された部分のチャネル長方向の長さがＬａであるボディ領域８０とを備え、Ｌａ≦Ｌｇ−Ｘｊを満たすことを特徴とする。
【解決手段】
半導体装置１００は、Ｎ型の半導体層２０と、半導体層２０の表面に形成されたＰ型のソース３０およびＰ型のドレイン４０と、ソース３０とドレイン４０との間のチャネル領域上にゲート絶縁膜６０を介して設けられたゲート電極７０であって、チャネル領域のチャネル長方向の長さがＬｇであるゲート電極７０と、チャネル領域にイオン注入して形成されたボディ領域８０であって、深さがＸｊ、ゲート絶縁膜６０を介してゲート電極７０と対向するイオン注入された部分のチャネル長方向の長さがＬａであるボディ領域８０とを備え、Ｌａ≦Ｌｇ−Ｘｊを満たすことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵに使用される電源は低電圧化されている。これに伴い、同期整流方式による電源回路が多用されている。同期整流方式の電源回路には、スイッチング速度の速いパワーＭＯＳＦＥＴが適している。
【０００３】
同期整流方式の電源回路に用いられる典型的なパワーＭＯＳＦＥＴは、ゲート電極とドレイン層間のキャパシタンスが大きいため、高周波のスイッチングに適していなかった（非特許文献１参照）。
【０００４】
これに対処するために、ゲート電極とドレイン層との重複面積を小さくすると、閾値電圧がばらつき、さらに、オン抵抗が高くなってしまうという問題が生じた。この問題は、特に、ＰチャネルパワーＭＯＳＦＥＴに顕著であった。
【非特許文献１】Roh等による“Highly Reliable p-LDMOSFET with an Uneven Racetrack Source for PDP Driver IC Applications (ＰＤＰ駆動ＩＣに適用され、凹凸のある長円型ソースを有する高信頼性Ｐ型ＬＤＭＯＳＦＥＴ)”ISPSD 2003 (The 15th International Symposium on Power Semiconductor Devices & ICs, April 14th − 17th 2003, Cambridge, UK) Proceedings p.236~p.239
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、ゲート−ドレイン間の容量が小さく、尚且つ、閾値電圧が安定しており、オン抵抗の低いパワー半導体装置が望まれている。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体装置は、Ｎ型の半導体層と、前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極であって、前記チャネル領域のチャネル長方向の長さがＬｇであるゲート電極と、前記チャネル領域にイオン注入して形成されたボディ領域であって、深さがＸｊ、前記ゲート絶縁膜を介して前記ゲート電極と対向するイオン注入された部分の前記チャネル長方向の長さがＬａであるボディ領域とを備え、Ｌａ≦Ｌｇ−Ｘｊを満たす。
【０００７】
本発明に係る他の実施形態に従った半導体装置は、Ｎ型の半導体層と、前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル領域の一部分に注入されたＮ型不純物、および、前記ゲート電極に電圧が印加されていないときに導通しない程度に前記チャネル領域の全体に注入されたＰ型不純物を含むボディ領域とを備えている。
【発明の効果】
【０００８】
本発明は、ゲート−ドレイン間の容量が小さく、尚且つ、閾値電圧が安定しており、オン抵抗の低いパワー半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったパワーＭＯＳＦＥＴ１００の断面図である。ＭＯＳＦＥＴ１００は、Ｎ＋型の半導体層１０と、半導体層１０の表面上に形成された半導体層としてＮ型のエピタキシャル層２０とを備えている。
【００１１】
エピタキシャル層２０の表面には、Ｐ＋型のソース層３０およびＰ型のドレイン層４０が設けられている。
【００１２】
ソース層３０はＮ型のウェル拡散層５０の領域内に形成されている。ゲート電極７０がソース層３０とドレイン層４０との間のチャネル領域上にゲート絶縁膜６０を介して設けられている。ゲート電極７０のチャネル長方向の長さはＬｇである。長さＬｇは、例えば、０．８μｍである。
【００１３】
ソース層３０が形成される領域とチャネル領域の一部分にＮ型およびＰ型の不純物が注入され、いわゆる埋め込みチャネルを持ったボディ領域８０が形成されている。ボディ領域８０は、図１に示す断面においてソース層３０を取り囲むように形成されている。ボディ領域８０の深さはＸｊである。ボディ領域８０を形成するためにイオン注入された部分がゲート絶縁膜６０を介してゲート電極７０と対向するチャネル長方向の長さをＬａとする。深さＸｊは、例えば、０．５μｍである。
【００１４】
ボディ領域８０は、ソース層３０の下部においてはＮ型であるが、チャネル領域の表面では薄いＰ型である。しかし、ボディ領域８０内のチャネル領域は、ゲート電極７０への印加電圧がゼロであるときには空乏化しており、非導通状態である。即ち、ＭＯＳＦＥＴ１００はノーマリオフの素子である。図１には、ボディ領域８０表面のチャネル領域に空乏層８１が形成されている様子を示している。尚、ソース層３０の下部のＮ型ボディ領域８０は、ソース−ドレイン間のパンチスルーや寄生ＰＮＰバイポーラ・トランジスタの動作を防止するために設けられている。
【００１５】
ボディ領域８０は、例えば、２回ないし３回のイオン注入で形成される。具体的には、燐、あるいは燐とヒ素を３００ｋｅＶ程度のエネルギーで深めにイオン注入し、さらに、ボロンを２０ｋｅＶ程度のエネルギーで浅く注入する。ボロン注入のエネルギーとドーズ量を適正な値に設定することによりチャネル領域の表面は薄いＰ型になる。
【００１６】
さらに、エピタキシャル層２０の表面には、ソースコンタクト層９１およびドレインコンタクト層９３が形成されている。ソース電極９５はソースコンタクト層９１に接続されており、ドレイン電極９７はドレインコンタクト層９３に接続されている。
【００１７】
図２は、長さＬａとＭＯＳＦＥＴ１００の閾値電圧Ｖthとの関係を示すグラフである。ここで、Ｌａ１およびＬａ２は、それぞれ式１および式２で表される。
【００１８】
Ｌａ１＝Ｌｇ−Ｘｊ （式１）
Ｌａ２＝Ｌｇ （式２）
また、ＭＯＳＦＥＴ１００は、ＰチャネルＭＯＳＦＥＴであるので、閾値電圧Ｖ１およびＶ２は負電圧である。例えば、Ｖ１は−１．２Ｖであり、Ｖ２は−０．９Ｖである。
【００１９】
図２のグラフに示すように、チャネル方向に延びるボディ領域８０の長さＬａがＬａ１よりも小さいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１で安定している。また、長さＬａがＬａ２よりも大きいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１よりも絶対値的に小さいＶ２で安定していることがわかった。一方で、長さＬａがＬａ１よりも大きくかつＬａ２よりも小さいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１とＶ２との間で不安定になる。
【００２０】
このグラフから、ＭＯＳＦＥＴ１００の閾値電圧を安定させるためには、Ｌａが式３または式４を満たす必要がある。
【００２１】
Ｌａ≦Ｌａ１ （式３）
Ｌａ≧Ｌａ２ （式４）
図３は、長さＬａとＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎとの関係を示すグラフである。図３のグラフで示すように、ＬａがＬｇ−Ｘｊ／２を超えるとＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎが上昇する。これは、Ｌａを大きくすると、Ｎ型不純物として注入された燐がドレイン層４０にまで拡散し、それによって、ドレイン層４０の抵抗が上昇するからである。よって、Ｌａは、オン抵抗Ｒｏｎの観点においてＬａ２よりも小さいことが好ましい。即ち、式４は、オン抵抗Ｒｏｎの観点において不適切である。
【００２２】
従って、閾値電圧の安定性および低オン抵抗を実現するためには、式３を満たすＬａがＭＯＳＦＥＴ１００にとって好ましいことがわかった。
【００２３】
さらに、本実施形態において、ゲート電極７０とドレイン層４０とがゲート絶縁膜６０を介して重複する面積は非特許文献１に記載されたＭＯＳＦＥＴに比べ小さい。よって、本実施形態は、ゲート−ドレイン間の容量が比較的小さい。このように、本実施形態によるＭＯＳＦＥＴ１００は、ゲート−ドレイン間の容量が小さく、尚且つ、オン抵抗が低い。ゲート−ドレイン間の容量が小さいことによって、高周波動作におけるスイッチング損失が小さくなる。
【００２４】
さらに、本実施形態では、ボディ領域８０を形成するためのチャネルイオンは、同一マスクを用いて注入され得る。従って、ボディ領域８０の形成工程が比較的簡単である。
【００２５】
（第２の実施形態）
図４は、本発明に係る第２の実施形態に従ったパワーＭＯＳＦＥＴ２００の平面図である。図４はゲート電極７０とボディ領域８０との位置関係を示している。本実施形態のボディ領域８０は、半導体基板１０の表面において櫛型に形成されている。
【００２６】
ボディ領域８０の凸部Ｂでは、Ｌａは式４を満たしている。これにより、ＭＯＳＦＥＴ２００の閾値電圧が凸部Ｂの領域で決定されるので、閾値電圧を安定させることができる。隣り合う凸部Ｂ間の凹部Ｃでは、Ｌａが充分小さく、例えば、Ｌａは式３を満たしている。これにより、ＭＯＳＦＥＴ２００のオン抵抗Ｒｏｎは小さくなる。
【００２７】
ＭＯＳＦＥＴ２００は、まず、閾値電圧の低い凸部Ｂの領域でオン状態になり、その後、凹部Ｃの領域がオン状態になる。よって、ＭＯＳＦＥＴ２００では、櫛型に形成されていることによって、閾値電圧を安定化させつつ、素子全体のオン抵抗を低下させることができる。
【００２８】
（第３の実施形態）
図５は、本発明に係る第３の実施形態に従ったパワーＭＯＳＦＥＴ３００の断面図である。第１の実施形態では、ゲート電極７０への印加電圧がゼロであるときに空乏層８１はチャネル領域のうちボディ領域８０の表面にのみ形成されたが、第３の実施形態ではチャネル領域全体に空乏層８２が形成される。第３の実施形態の他の構成要素は、第１の実施形態と同様である。
【００２９】
チャネル領域全体を空乏化させるために、不純物のイオン注入は、Ｎ型不純物、例えば燐およびヒ素を注入した後、マスクを一旦除去し、フォトリソグラフィ技術を用いてチャネル領域全体を開口させたマスクを形成して、Ｐ型不純物、例えばボロンを注入する。これにより、追加のフォトリソグラフ工程が必要とされるが、チャネル領域全体を薄いＰ型にすることができる。
【００３０】
第３の実施形態でも、チャネル領域は、ゲート電極７０への印加電圧がゼロであるときには空乏化しており、非導通状態である。即ち、ＭＯＳＦＥＴ３００もノーマリオフの素子である。さらに、ＭＯＳＦＥＴ３００では、チャネル領域全体が空乏化しているので、閾値電圧が第1の実施形態よりも絶対値的に小さく、オン抵抗Ｒｏｎも小さくなる。
【００３１】
一般に、このようなパワーＭＯＳＦＥＴはパワーＩＣの中で用いられ、同一チップ内にＣＭＯＳ（図示せず）が形成されている。チャネル領域を形成するための不純物は、このＣＭＯＳのＰチャネルＭＯＳＦＥＴのチャネル領域全体にイオン注入される。よって、Ｐ型不純物がＭＯＳＦＥＴ３００のチャネル領域全体に注入されることによって、ＭＯＳＦＥＴ３００の閾値電圧がＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧に接近する。
【００３２】
例えば、チャネル領域へのイオン注入において、まず、チャネル領域の一部分に燐やヒ素を３００ｋｅＶ程度のエネルギーで注入し、さらに、チャネル領域全体にボロンを約２０ｋｅＶのエネルギーで５＊１０１２ｃｍ−２程度注入する。これにより、ＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧が−０．８５ボルトになり、ＭＯＳＦＥＴ３００の閾値電圧が−０．８５〜−０．９０ボルトになる。
【００３３】
このように、ＭＯＳＦＥＴ３００の閾値電圧がＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧に接近することによって、パワーＭＯＳＦＥＴ３００およびＣＭＯＳは共通の電源電圧で動作可能となる。これは、回路設計を容易にするという効果につながる。さらに、第３の実施形態は、第１の実施形態と同様の効果を有する。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る第１の実施形態に従ったパワーＭＯＳＦＥＴ１００の断面図。
【図２】長さＬａと閾値電圧Ｖthとの関係を示すグラフ。
【図３】長さＬａとオン抵抗Ｒｏｎとの関係を示すグラフ。
【図４】本発明に係る第２の実施形態に従ったパワーＭＯＳＦＥＴ２００の平面図。
【図５】本発明に係る第３の実施形態に従ったパワーＭＯＳＦＥＴ３００の断面図。
【符号の説明】
【００３５】
１００ パワーＭＯＳＦＥＴ
１０ Ｎ＋半導体層
２０ エピタキシャル層
３０ ソース層
４０ ドレイン層
７０ ゲート電極
６０ ゲート絶縁膜
８０ ボディ領域
Ｘｊ ボディ領域８０の深さ
Ｌａ ボディ領域８０のイオン注入部分とゲート電極７０との対向する長さ
Ｌｇ ゲート電極７０のチャネル長方向の長さ
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵに使用される電源は低電圧化されている。これに伴い、同期整流方式による電源回路が多用されている。同期整流方式の電源回路には、スイッチング速度の速いパワーＭＯＳＦＥＴが適している。
【０００３】
同期整流方式の電源回路に用いられる典型的なパワーＭＯＳＦＥＴは、ゲート電極とドレイン層間のキャパシタンスが大きいため、高周波のスイッチングに適していなかった（非特許文献１参照）。
【０００４】
これに対処するために、ゲート電極とドレイン層との重複面積を小さくすると、閾値電圧がばらつき、さらに、オン抵抗が高くなってしまうという問題が生じた。この問題は、特に、ＰチャネルパワーＭＯＳＦＥＴに顕著であった。
【非特許文献１】Roh等による“Highly Reliable p-LDMOSFET with an Uneven Racetrack Source for PDP Driver IC Applications (ＰＤＰ駆動ＩＣに適用され、凹凸のある長円型ソースを有する高信頼性Ｐ型ＬＤＭＯＳＦＥＴ)”ISPSD 2003 (The 15th International Symposium on Power Semiconductor Devices & ICs, April 14th − 17th 2003, Cambridge, UK) Proceedings p.236~p.239
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、ゲート−ドレイン間の容量が小さく、尚且つ、閾値電圧が安定しており、オン抵抗の低いパワー半導体装置が望まれている。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体装置は、Ｎ型の半導体層と、前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極であって、前記チャネル領域のチャネル長方向の長さがＬｇであるゲート電極と、前記チャネル領域にイオン注入して形成されたボディ領域であって、深さがＸｊ、前記ゲート絶縁膜を介して前記ゲート電極と対向するイオン注入された部分の前記チャネル長方向の長さがＬａであるボディ領域とを備え、Ｌａ≦Ｌｇ−Ｘｊを満たす。
【０００７】
本発明に係る他の実施形態に従った半導体装置は、Ｎ型の半導体層と、前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル領域の一部分に注入されたＮ型不純物、および、前記ゲート電極に電圧が印加されていないときに導通しない程度に前記チャネル領域の全体に注入されたＰ型不純物を含むボディ領域とを備えている。
【発明の効果】
【０００８】
本発明は、ゲート−ドレイン間の容量が小さく、尚且つ、閾値電圧が安定しており、オン抵抗の低いパワー半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったパワーＭＯＳＦＥＴ１００の断面図である。ＭＯＳＦＥＴ１００は、Ｎ＋型の半導体層１０と、半導体層１０の表面上に形成された半導体層としてＮ型のエピタキシャル層２０とを備えている。
【００１１】
エピタキシャル層２０の表面には、Ｐ＋型のソース層３０およびＰ型のドレイン層４０が設けられている。
【００１２】
ソース層３０はＮ型のウェル拡散層５０の領域内に形成されている。ゲート電極７０がソース層３０とドレイン層４０との間のチャネル領域上にゲート絶縁膜６０を介して設けられている。ゲート電極７０のチャネル長方向の長さはＬｇである。長さＬｇは、例えば、０．８μｍである。
【００１３】
ソース層３０が形成される領域とチャネル領域の一部分にＮ型およびＰ型の不純物が注入され、いわゆる埋め込みチャネルを持ったボディ領域８０が形成されている。ボディ領域８０は、図１に示す断面においてソース層３０を取り囲むように形成されている。ボディ領域８０の深さはＸｊである。ボディ領域８０を形成するためにイオン注入された部分がゲート絶縁膜６０を介してゲート電極７０と対向するチャネル長方向の長さをＬａとする。深さＸｊは、例えば、０．５μｍである。
【００１４】
ボディ領域８０は、ソース層３０の下部においてはＮ型であるが、チャネル領域の表面では薄いＰ型である。しかし、ボディ領域８０内のチャネル領域は、ゲート電極７０への印加電圧がゼロであるときには空乏化しており、非導通状態である。即ち、ＭＯＳＦＥＴ１００はノーマリオフの素子である。図１には、ボディ領域８０表面のチャネル領域に空乏層８１が形成されている様子を示している。尚、ソース層３０の下部のＮ型ボディ領域８０は、ソース−ドレイン間のパンチスルーや寄生ＰＮＰバイポーラ・トランジスタの動作を防止するために設けられている。
【００１５】
ボディ領域８０は、例えば、２回ないし３回のイオン注入で形成される。具体的には、燐、あるいは燐とヒ素を３００ｋｅＶ程度のエネルギーで深めにイオン注入し、さらに、ボロンを２０ｋｅＶ程度のエネルギーで浅く注入する。ボロン注入のエネルギーとドーズ量を適正な値に設定することによりチャネル領域の表面は薄いＰ型になる。
【００１６】
さらに、エピタキシャル層２０の表面には、ソースコンタクト層９１およびドレインコンタクト層９３が形成されている。ソース電極９５はソースコンタクト層９１に接続されており、ドレイン電極９７はドレインコンタクト層９３に接続されている。
【００１７】
図２は、長さＬａとＭＯＳＦＥＴ１００の閾値電圧Ｖthとの関係を示すグラフである。ここで、Ｌａ１およびＬａ２は、それぞれ式１および式２で表される。
【００１８】
Ｌａ１＝Ｌｇ−Ｘｊ （式１）
Ｌａ２＝Ｌｇ （式２）
また、ＭＯＳＦＥＴ１００は、ＰチャネルＭＯＳＦＥＴであるので、閾値電圧Ｖ１およびＶ２は負電圧である。例えば、Ｖ１は−１．２Ｖであり、Ｖ２は−０．９Ｖである。
【００１９】
図２のグラフに示すように、チャネル方向に延びるボディ領域８０の長さＬａがＬａ１よりも小さいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１で安定している。また、長さＬａがＬａ２よりも大きいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１よりも絶対値的に小さいＶ２で安定していることがわかった。一方で、長さＬａがＬａ１よりも大きくかつＬａ２よりも小さいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１とＶ２との間で不安定になる。
【００２０】
このグラフから、ＭＯＳＦＥＴ１００の閾値電圧を安定させるためには、Ｌａが式３または式４を満たす必要がある。
【００２１】
Ｌａ≦Ｌａ１ （式３）
Ｌａ≧Ｌａ２ （式４）
図３は、長さＬａとＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎとの関係を示すグラフである。図３のグラフで示すように、ＬａがＬｇ−Ｘｊ／２を超えるとＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎが上昇する。これは、Ｌａを大きくすると、Ｎ型不純物として注入された燐がドレイン層４０にまで拡散し、それによって、ドレイン層４０の抵抗が上昇するからである。よって、Ｌａは、オン抵抗Ｒｏｎの観点においてＬａ２よりも小さいことが好ましい。即ち、式４は、オン抵抗Ｒｏｎの観点において不適切である。
【００２２】
従って、閾値電圧の安定性および低オン抵抗を実現するためには、式３を満たすＬａがＭＯＳＦＥＴ１００にとって好ましいことがわかった。
【００２３】
さらに、本実施形態において、ゲート電極７０とドレイン層４０とがゲート絶縁膜６０を介して重複する面積は非特許文献１に記載されたＭＯＳＦＥＴに比べ小さい。よって、本実施形態は、ゲート−ドレイン間の容量が比較的小さい。このように、本実施形態によるＭＯＳＦＥＴ１００は、ゲート−ドレイン間の容量が小さく、尚且つ、オン抵抗が低い。ゲート−ドレイン間の容量が小さいことによって、高周波動作におけるスイッチング損失が小さくなる。
【００２４】
さらに、本実施形態では、ボディ領域８０を形成するためのチャネルイオンは、同一マスクを用いて注入され得る。従って、ボディ領域８０の形成工程が比較的簡単である。
【００２５】
（第２の実施形態）
図４は、本発明に係る第２の実施形態に従ったパワーＭＯＳＦＥＴ２００の平面図である。図４はゲート電極７０とボディ領域８０との位置関係を示している。本実施形態のボディ領域８０は、半導体基板１０の表面において櫛型に形成されている。
【００２６】
ボディ領域８０の凸部Ｂでは、Ｌａは式４を満たしている。これにより、ＭＯＳＦＥＴ２００の閾値電圧が凸部Ｂの領域で決定されるので、閾値電圧を安定させることができる。隣り合う凸部Ｂ間の凹部Ｃでは、Ｌａが充分小さく、例えば、Ｌａは式３を満たしている。これにより、ＭＯＳＦＥＴ２００のオン抵抗Ｒｏｎは小さくなる。
【００２７】
ＭＯＳＦＥＴ２００は、まず、閾値電圧の低い凸部Ｂの領域でオン状態になり、その後、凹部Ｃの領域がオン状態になる。よって、ＭＯＳＦＥＴ２００では、櫛型に形成されていることによって、閾値電圧を安定化させつつ、素子全体のオン抵抗を低下させることができる。
【００２８】
（第３の実施形態）
図５は、本発明に係る第３の実施形態に従ったパワーＭＯＳＦＥＴ３００の断面図である。第１の実施形態では、ゲート電極７０への印加電圧がゼロであるときに空乏層８１はチャネル領域のうちボディ領域８０の表面にのみ形成されたが、第３の実施形態ではチャネル領域全体に空乏層８２が形成される。第３の実施形態の他の構成要素は、第１の実施形態と同様である。
【００２９】
チャネル領域全体を空乏化させるために、不純物のイオン注入は、Ｎ型不純物、例えば燐およびヒ素を注入した後、マスクを一旦除去し、フォトリソグラフィ技術を用いてチャネル領域全体を開口させたマスクを形成して、Ｐ型不純物、例えばボロンを注入する。これにより、追加のフォトリソグラフ工程が必要とされるが、チャネル領域全体を薄いＰ型にすることができる。
【００３０】
第３の実施形態でも、チャネル領域は、ゲート電極７０への印加電圧がゼロであるときには空乏化しており、非導通状態である。即ち、ＭＯＳＦＥＴ３００もノーマリオフの素子である。さらに、ＭＯＳＦＥＴ３００では、チャネル領域全体が空乏化しているので、閾値電圧が第1の実施形態よりも絶対値的に小さく、オン抵抗Ｒｏｎも小さくなる。
【００３１】
一般に、このようなパワーＭＯＳＦＥＴはパワーＩＣの中で用いられ、同一チップ内にＣＭＯＳ（図示せず）が形成されている。チャネル領域を形成するための不純物は、このＣＭＯＳのＰチャネルＭＯＳＦＥＴのチャネル領域全体にイオン注入される。よって、Ｐ型不純物がＭＯＳＦＥＴ３００のチャネル領域全体に注入されることによって、ＭＯＳＦＥＴ３００の閾値電圧がＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧に接近する。
【００３２】
例えば、チャネル領域へのイオン注入において、まず、チャネル領域の一部分に燐やヒ素を３００ｋｅＶ程度のエネルギーで注入し、さらに、チャネル領域全体にボロンを約２０ｋｅＶのエネルギーで５＊１０１２ｃｍ−２程度注入する。これにより、ＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧が−０．８５ボルトになり、ＭＯＳＦＥＴ３００の閾値電圧が−０．８５〜−０．９０ボルトになる。
【００３３】
このように、ＭＯＳＦＥＴ３００の閾値電圧がＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧に接近することによって、パワーＭＯＳＦＥＴ３００およびＣＭＯＳは共通の電源電圧で動作可能となる。これは、回路設計を容易にするという効果につながる。さらに、第３の実施形態は、第１の実施形態と同様の効果を有する。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る第１の実施形態に従ったパワーＭＯＳＦＥＴ１００の断面図。
【図２】長さＬａと閾値電圧Ｖthとの関係を示すグラフ。
【図３】長さＬａとオン抵抗Ｒｏｎとの関係を示すグラフ。
【図４】本発明に係る第２の実施形態に従ったパワーＭＯＳＦＥＴ２００の平面図。
【図５】本発明に係る第３の実施形態に従ったパワーＭＯＳＦＥＴ３００の断面図。
【符号の説明】
【００３５】
１００ パワーＭＯＳＦＥＴ
１０ Ｎ＋半導体層
２０ エピタキシャル層
３０ ソース層
４０ ドレイン層
７０ ゲート電極
６０ ゲート絶縁膜
８０ ボディ領域
Ｘｊ ボディ領域８０の深さ
Ｌａ ボディ領域８０のイオン注入部分とゲート電極７０との対向する長さ
Ｌｇ ゲート電極７０のチャネル長方向の長さ
【特許請求の範囲】
【請求項１】
Ｎ型の半導体層と、
前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、
前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極であって、前記チャネル領域のチャネル長方向の長さがＬｇであるゲート電極と、
前記チャネル領域にイオン注入して形成されたボディ領域であって、深さがＸｊ、前記ゲート絶縁膜を介して前記ゲート電極と対向するイオン注入された部分の前記チャネル長方向の長さがＬａであるボディ領域とを備え、
Ｌａ≦Ｌｇ−Ｘｊ
を満たすことを特徴とする半導体装置。
【請求項２】
前記チャネル長方向の断面において、前記ボディ領域は、前記ソース層の下部ではＮ型であり、前記チャネル領域の表面では前記ゲート電極に電圧が印加されていないときに導通しない程度のＰ型であることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記半導体基板の表面において前記ボディ領域は、櫛形に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
櫛形の前記チャネル注入層の凸部領域においては、
Ｌａ≧Ｌｇ
を満たすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ｎ型の半導体層と、
前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、
前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記チャネル領域の一部分に注入されたＮ型不純物、および、前記ゲート電極に電圧が印加されていないときに導通しない程度に前記チャネル領域の全体に注入されたＰ型不純物を含むボディ領域とを備えた半導体装置。
【請求項１】
Ｎ型の半導体層と、
前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、
前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極であって、前記チャネル領域のチャネル長方向の長さがＬｇであるゲート電極と、
前記チャネル領域にイオン注入して形成されたボディ領域であって、深さがＸｊ、前記ゲート絶縁膜を介して前記ゲート電極と対向するイオン注入された部分の前記チャネル長方向の長さがＬａであるボディ領域とを備え、
Ｌａ≦Ｌｇ−Ｘｊ
を満たすことを特徴とする半導体装置。
【請求項２】
前記チャネル長方向の断面において、前記ボディ領域は、前記ソース層の下部ではＮ型であり、前記チャネル領域の表面では前記ゲート電極に電圧が印加されていないときに導通しない程度のＰ型であることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記半導体基板の表面において前記ボディ領域は、櫛形に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
櫛形の前記チャネル注入層の凸部領域においては、
Ｌａ≧Ｌｇ
を満たすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ｎ型の半導体層と、
前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、
前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記チャネル領域の一部分に注入されたＮ型不純物、および、前記ゲート電極に電圧が印加されていないときに導通しない程度に前記チャネル領域の全体に注入されたＰ型不純物を含むボディ領域とを備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１３３４４（Ｐ２００６−１３３４４Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１９１６０６（Ｐ２００４−１９１６０６）
【出願日】平成１６年６月２９日（２００４．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２９日（２００４．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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