エレベイテッドサリサイドソース/ドレイン領域の形成方法、および半導体素子
【課題】エレベイテッドサリサイドソース/ドレイン領域の形成方法及びT型素子分離膜を有する半導体素子を提供する。
る。
【解決手段】本発明に係るエレベイテッドサリサイドソース/ドレイン領域80の形成方法には、拡幅トレンチ領域の深さを調節することによってソース/ドレイン領域80を形成するためのイオン注入段階で、前記T型素子分離膜71のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部81にも導電型不純物を注入可能にする。
る。
【解決手段】本発明に係るエレベイテッドサリサイドソース/ドレイン領域80の形成方法には、拡幅トレンチ領域の深さを調節することによってソース/ドレイン領域80を形成するためのイオン注入段階で、前記T型素子分離膜71のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部81にも導電型不純物を注入可能にする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、エレベイテッドサリサイドソース/ドレイン領域の形成方法、および半導体素子に関する。
【背景技術】
【0002】
半導体素子の集積度が増加することにつれ、隣接したトランジスタを電気的に隔離させるための素子分離技術の重要性が高まっている。前記代表的な素子分離技術として、LOCOS(LOCal Oxidation of Silicon)工程が挙げられる。しかし、LOCOS工程は、0.5μm以下のデザインルールを有する高集積半導体素子には適しないものとして知られている。従って、半導体基板の所定領域をエッチングしてトレンチ(溝部)を形成し、トレンチ内部を絶縁物質で充填して素子分離膜を形成するトレンチ素子分離技術(トレンチアイソレーション法)が脚光を浴びている。
【0003】
しかしながら、最近では、半導体素子の集積度がさらに増加するのに伴って前記トレンチの縦横比が3以上に増加している。その結果、トレンチ素子分離技術を用いた場合、次のような問題点が発生する。即ち、通常の蒸着方法(例えば、化学気相蒸着法)で縦横比3以上のトレンチを絶縁物質で充填すれば、トレンチの入口からオーバハング(overhang)が発生してトレンチ内にボイド(Void)が形成される。その結果、後続段階である平坦化工程(例えば、化学機械的研磨工程)を行ってトレンチ素子分離膜を形成した場合に、ボイドが開放される(素子表面に通じる)。前記ボイドの開放は、半導体素子の信頼性に悪影響を与えられる。具体的には、トレンチ素子分離膜を形成した後にはゲート電極を形成するための工程が行われる。この際、開放されたボイドに導電物質(例えば、ゲート電極用導電性ポリシリコン)が充填されることによって隣接するゲート電極間にブリッジが発生することになる。
【0004】
従って、最近には素子分離膜内へのボイドの形成を防止するために間隙充填(Gap Filling)特性に優れた物質、例えばUSG(Undoppe Silicate Glass)を使用してトレンチを埋立てる方法が用いられている。しかし、トレンチの縦横比が限界値を越えると、間隙充填特性に優れた物質を使用してトレンチを埋立てる技術によっても、素子分離膜内にボイドが形成されることを防止することができなくなる。
【0005】
また、トレンチの縦横比が増加すれば、素子分離膜を形成するために実施すべき広域平坦化工程でも問題が発生する。通常、トレンチ素子分離技術は、フォトリソグラフィー工程を通して形成されたトレンチに絶縁物質を充填した後、半導体基板の全面を平坦化する。ところが、縦横比が増加すれば、絶縁物質の蒸着された半導体基板の全面に激しい段差が形成されるため、半導体基板の全面を広域的に平坦化しても所望の平坦度を得ることが難しくなる。
【0006】
一方、半導体素子を形成した場合の問題も発生する。従来の技術によれば、トレンチ素子分離膜が形成された後、素子分離膜によって画定された活性領域上に、半導体素子、例えばMOSトランジスタを形成する。即ち、活性領域上にゲート酸化膜を介在させてゲート電極を形成し、ゲート電極の左右にソース/ドレイン領域を形成することになる。ところが、0.2μm以下のデザインルールを有する半導体素子の場合には、半導体素子の動作特性を向上させるためにソース/ドレイン領域を浅く形成する必要がある。また、半導体素子における信号遅延時間を短縮させるためにゲート電極とソース/ドレイン領域の上部にサリサイド(salicide)工程を行ってシリサイド膜を形成している。ここで、サリサイド工程とは、後述のようにゲートとソース・ドレインを一緒にシリサイド化できる技術であり、セルフアラインドシリサイド工程とも呼ばれる。ところが、サリサイド工程を行ってソース/ドレイン領域にシリサイド膜を形成すれば、素子分離膜と接合領域の境界から接合漏れ電流(Juntion leakage)の問題が発生する。このような問題を解決するために、半導体基板の上部にエレベイトされた(持ち上げられた)ソース/ドレイン領域を形成して、サリサイド工程を適用する方法が提案された。しかし、エレベイテッドソース/ドレイン領域を形成した後に、サリサイド工程を適用する方法によっても、接合漏れ電流を要求する値以下に軽減することは難しい。
【0007】
まず、図17A乃至図18Cを参照して従来のトレンチ素子分離膜の形成方法における問題点を説明する。
【0008】
図17Aに示されるように、半導体基板10の所定部分にトレンチ12を形成した後、間隙充填絶縁膜(gap filling dielectric layer)14でトレンチ12を埋立てる。例えば、化学気相蒸着法を使用して半導体基板10の全面にシリコン酸化膜を形成することによってトレンチ12が埋立てられる。ところが、前述したようにトレンチ12の縦横比が3以上に増加すれば、蒸着工程の進行につれてトレンチ12の入口からオーバハングが発生してトレンチ12内にボイド16が形成される。
【0009】
図17Bに示されるように、半導体基板10の全面を平坦化してトレンチ素子分離膜14を形成する。例えば、化学機械的研磨法を使用して半導体基板10の全面が平坦化される。ところが、トレンチ素子分離膜14内に形成されたボイドは前記平坦化工程中に素子表面に通じることになり、開放される。その結果、後続するゲート電極形成段階でボイド16にゲート電極物質が充填されて隣接するゲート電極間にブリッジが誘発される問題が発生することになる。
【0010】
図18Aは半導体基板10上にトレンチ素子分離膜A、ゲート電極B及び活性領域C形成直後の半導体基板10上の一部分を示す平面図である
図18A及び図18AのX−X’線の断面図である図18Bに示されるように、半導体基板10の所定部分にトレンチ素子分離膜Aを形成することによって活性領域Cを画定する。前記トレンチ素子分離膜A内には上部が開放されたボイド16が形成されている。その後、ゲート電極Bを形成するために半導体基板10上にゲート酸化膜(図示せず)及びポリシリコン膜を順次に形成し、フォトリソグラフィー工程を行ってゲート酸化膜が介在されたゲート電極Bを形成することになる。ところが、この時ゲート電極Bをなす導電物質、例えばポリシリコン18が上部の開放されたボイド16に充填されることになる。これは、ポリシリコン膜の形成過程で上部の開放されたボイド16に充填されたポリシリコンが、ゲート電極Bをパタニングするフォトリソグラフィー工程によっては、完全に除去されないからである。このように、ゲート電極Bを形成する過程で上部の開放されたボイド16に導電物質が充填されると、図18Aに示されているように隣接するゲート電極B間にブリッジIを誘発することになる。
【0011】
図18AのY−Y’線による断面図の図18Cを参照すれば、隣接するゲート電極B間に発生されるブリッジIがさらに明確に示される。トレンチ素子分離膜A内部に形成され、上部の開放されたボイド16にポリシリコン18が充填されている。これにより、隣接するゲート電極B間にブリッジIが生じている。このような隣接ゲート電極B間に発生するブリッジIは半導体素子の信頼性に悪影響を与える。
【0012】
以下、図19乃至図21に基づいて、従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を説明する。
【0013】
図19に示されるように、半導体基板10上にトレンチ素子分離膜20を形成する。次に、トレンチ素子分離膜20によって画定された活性領域上にゲート酸化膜21、ゲート電極22及び側壁スペーサ23よりなるゲート電極パターンGを形成する。そして、ゲート電極パターンG左右の活性領域及びゲート電極22の上部にのみ半導体物質膜24、例えばシリコン膜を選択的に成長させる。
【0014】
図20に示されるように、ゲート電極パターンGをイオン注入マスクとして導電型不純物、例えばn型不純物を注入してエレベイテッドソース/ドレイン領域25を形成する。この際、ゲート電極22の上部には不純物の注入された半導体物質膜24’が形成される。
【0015】
図21に示されるように、サリサイド工程を行ってエレベイテッドソース/ドレイン領域25とゲート電極22の上部にシリサイド膜26を形成する。即ち、まずシリサイド膜26を形成するために遷移金属膜(図示せず)を半導体基板10の全面に形成する。次に、熱処理を行って遷移金属膜の一部をシリサイド膜26に変化させる。次に、シリサイド膜26に変化されない遷移金属膜を除去する。ところが、従来の技術によってエレベイテッドソース/ドレイン領域25の上部にシリサイド膜26を形成する場合には、図21のIIのように素子分離膜20とソース/ドレイン領域25の境界部でシリサイド膜26がソース/ドレイン領域25の内部にも拡張形成されてしまい、接合漏れ電流を発生させる。即ち、トレンチ素子分離膜20とエレベイテッドソース/ドレイン領域25の境界部に蒸着された遷移金属とが剰余のシリサイド膜ソース(シリサイド膜の供給源)として作用するために、前記境界部で前記シリサイド膜26が厚く形成されることになる。これにより、半導体素子の接合漏れ電流特性が劣化し、半導体素子の電力消耗量が増加する等の問題点を発生させることになる。
【発明の開示】
【発明が解決しようとする課題】
【0016】
本発明が解決しようとする技術的課題は、素子分離膜と活性領域との境界において発生する接合漏れ電流を軽減し得るソース/ドレイン領域の形成方法を提供することである。
【0017】
本発明が解決しようとする他の技術的課題は、改善されたソース/ドレイン領域を含む半導体素子を提供することである。
【課題を解決するための手段】
【0018】
前記技術的課題を達成するための本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法は、まず、下部には第1幅及び第1深さを有する狭幅トレンチ領域を具備し、上部には前記第1幅より大きな第2幅及び前記第1深さより浅い第2深さを有する拡幅トレンチ領域を具備するT型素子分離膜を形成する。次に、前記T型素子分離膜により画定された活性領域上にゲート酸化膜、ゲート電極及び側壁スペーサよりなるゲート電極パターンを形成する。次に、前記ゲート電極パターンの左右に露出された活性領域上及び前記ゲート電極上に半導体物質膜を成長させる。その後、前記ゲート電極パターンをイオン注入マスクとして導電型不純物を注入するが、前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも導電型不純物が注入されるように前記導電型不純物を注入してエレベイテッドソース/ドレイン領域を形成する。次いで、前記エレベイテッドソース/ドレイン領域の上部にシリサイド膜を形成する。
【0019】
前記拡幅トレンチ領域の深さは1000Å以下であることが望ましい。
【0020】
前記半導体物質膜はSEG(Selective EpitaxialGrowth)、すなわち、選択エピタキシャル成長法を使用して形成することが望ましい。
【0021】
前記シリサイド膜はチタン、タンタル、ニッケル、コバルトまたは白金のシリサイド膜のうちの少なくとも一つ以上を含むように構成できる。
【0022】
前記他の技術的課題を達成するための本発明に係る半導体素子は、下部に狭幅トレンチ領域を具備し、上部に前記狭幅トレンチ領域と連結されて左右側に延長された拡幅トレンチ領域を具備するT型素子分離膜を含む半導体素子である。本発明に係る半導体素子は、前記T型素子分離膜によって画定される活性領域上に形成されたゲート電極と、前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも不純物が注入されて形成されたソース/ドレイン領域と、をさらに含む。
【0023】
前記ソース/ドレイン領域は半導体基板の上部よりエレベイトされる、すなわち、引上げられていることが望ましい。
【0024】
本発明に係る半導体素子は前記ソース/ドレイン領域の上部に形成されたサリサイド膜をさらに含むことができる。
【発明の効果】
【0025】
本発明に係るTエレベイテッドサリサイドソース/ドレイン領域の形成方法、および半導体素子は、素子分離膜とソース/ドレイン領域の境界部において発生する接合漏れ電流を軽減し得る。
【発明を実施するための最良の形態】
【0026】
以下、添付した図面に基づき、T型素子分離膜形成方法に対する第1及び第2実施例を詳しく説明した後、これを用いたエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を詳しく説明する。しかし、本発明の実施例は多様な形態に変形でき、本発明の範囲は後述する実施例に限定されない。以下の図面に基づいた説明は当業者が十分に実施可能なように本発明を完全に説明するために提供されるものである。図面において層や領域等の厚さは説明の便宜上誇張されている。図面において同じ符号は同じ要素を指称する。また、何れかの層が別の層または基板の上部にあるという記載には、前記何れの層が別の層または基板の上部に直接存在する場合だけでなく、その間に第3の層が介在される場合も含む。
【0027】
図1に示されるように、本発明の第1実施例に係るT型素子分離膜形成方法は、まず、第1絶縁膜30と第2絶縁膜32を通常の方法、例えば化学気相蒸着法を使用して半導体基板10上に順次に形成する。第1絶縁膜30は熱酸化法で形成することができる。第2絶縁膜32は第1絶縁膜30に対してエッチング選択比の大きな物質膜で形成することが望ましい。例えば、第1絶縁膜30はシリコン酸化膜で形成し、第2絶縁膜32はシリコン窒化膜またはシリコン酸化窒化膜で形成することができる。第1絶縁膜30は100Å乃至500Åの厚さに形成し、第2絶縁膜32は500Å乃至2500Åの厚さに形成することができる。
【0028】
図2に示されるように、フォトリソグラフィー工程を行って第1絶縁膜30及び第2絶縁膜32をパタニングすることによって、第1絶縁膜パターン30’と第2絶縁膜パターン32’とが積層された第1マスクパターン34を形成する。その後、第1マスクパターン34の側壁にスペーサ36を形成する。スペーサ36は第2絶縁膜パターン32’と同じ物質で形成することが望ましい。例えば、第2絶縁膜パターン32’をシリコン窒化膜で形成した場合、スペーサ36は次のように形成する。シリコン窒化膜を半導体基板10の全面に形成した後、異方性エッチング工程を実施して第1マスクパターン34の側壁にスペーサ36が形成されるまでシリコン窒化膜をエッチングする。一方、スペーサ36の下部が半導体基板10の上部表面と接触する幅W1は狭幅トレンチ領域の第1幅(後述する図4のW1参照)に応じて定められる。
【0029】
図3に示されるように、半導体基板10の全面に第1絶縁膜パターン30’と同じ物質を用いて絶縁膜を形成する。例えば、第1絶縁膜パターン30’がシリコン酸化膜の場合、前記絶縁膜もシリコン酸化膜で形成する。次いで、化学機械的研磨方法またはエッチバック方法を使用して絶縁膜を平坦化することによって、第2絶縁膜パターン32’の上部を露出させる。その結果、スペーサ36の間に第2マスクパターン40が形成される。一方、前記平坦化工程中に第2絶縁膜パターン32’も一部エッチングされるために、第2絶縁膜パターン32’の厚さは薄くなる。
【0030】
図4に示されるように、第2絶縁膜パターン32’及びスペーサ36を除去して半導体基板10の上部表面を露出させる。次いで、第1絶縁膜パターン30’及び第2マスクパターン40をエッチングマスクとして使用するエッチング工程、例えば乾式エッチング工程を行って第1幅W1及び第1深さD1を有する狭幅トレンチ領域T1を形成する。狭幅トレンチ領域T1は隣接する半導体素子間の電気的分離を可能にしうる程度の深さに形成することが望ましい。従って、第1深さD1は2000Å乃至6000Åであることが望ましい。
【0031】
図5に示されるように、第1絶縁膜パターン30’及び第2マスクパターン40を通常の方法、例えば湿式エッチング方法を使用して除去する。それから、狭幅トレンチ領域T1を埋立てるために第1間隙充填絶縁膜46を形成する。第1間隙充填絶縁膜46はシリコン酸化膜またはシリコン酸化窒化膜で有ってもよい。第1間隙充填絶縁膜46を形成する前に、狭幅トレンチ領域T1の内部壁に沿って熱酸化膜(図示せず)を形成することもできる。また、熱酸化膜上に窒化膜ライナーを形成することもできる。第1間隙充填絶縁膜46は第1幅W1の1/2以上の厚さに形成することが望ましい。なぜなら、第1間隙充填絶縁膜46を第1幅W1の1/2以上の厚さに形成すれば、狭幅トレンチ領域T1を完全に埋立てられるからである。第1間隙充填絶縁膜46は化学気相蒸着法または熱酸化法で形成することができる。ただし、好適には、熱酸化方法で形成することが望ましい。なぜなら、化学気相蒸着法を用いることによって第1間隙充填絶縁膜46を形成すれば狭幅トレンチ領域内部にボイドが形成される可能性が大きくなり、一方、熱酸化方法を用いることにゆって第1間隙充填絶縁膜46を形成すれば狭幅トレンチ領域T1内にボイドが形成される可能性が小さくなるからである。
【0032】
一方、狭幅トレンチ領域T1の縦横比が3以上の場合には狭幅トレンチ領域T1内に充填された第1間隙充填絶縁膜46内にボイド(図示せず)が形成されることもあり得る。しかし、本発明に係るT型素子分離膜形成方法は、狭幅トレンチ領域T1内に充填された第1間隙充填絶縁膜46内にボイドが形成されてもボイドの開放を許容しない。これについては後述する。
【0033】
図6に示されるように、第1間隙充填絶縁膜46を第2幅W2に露出させる第3マスクパターン48を第1間隙充填絶縁膜46上に形成する。第3マスクパターン48は第1間隙充填絶縁膜46に対するエッチング選択比の大きい物質で形成することが望ましい。例えば、第1間隙充填絶縁膜46がシリコン酸化膜の場合に第3マスクパターン48はシリコン窒化膜で形成することが望ましい。そして、第3マスクパターン48は500Å乃至2500Åの厚さに形成することができる。次いで、第3マスクパターン48をエッチングマスクとして使用するエッチング工程、例えば乾式エッチング工程を行って第1間隙充填絶縁膜46及び半導体基板10をエッチングして開口52を形成する。この際、開口52の縦横比が3以下になるように形成することが望ましい。その結果、第2幅W2及び第2深さD2を有する拡幅トレンチ領域T2が半導体基板10内に形成される。前記第2深さD2は500Å乃至4000Åで有り得る。勿論、第2深さD2は第1深さD1よりは小さく、第2幅W2は第1幅W1より大きい。一方、前述したように狭幅トレンチ領域T1内部に充填された第1間隙充填絶縁膜46内にはボイド(図示せず)が形成され得る。従って、拡幅トレンチ領域T2を形成する過程でボイドが開放され得る。しかし、後続する工程で拡幅トレンチ領域T2内部は第2間隙充填絶縁膜で充填されるため、開放されたボイド内部にも第2間隙充填絶縁膜が充填される。その結果、狭幅トレンチ領域T1内に形成されるボイドは開放されない。
【0034】
図7に示されるように、開口(図6の52参照)の内部及び第3マスクパターン48上に第2間隙充填絶縁膜54を形成する。第2間隙充填絶縁膜54はシリコン酸化膜であっても、シリコン酸化窒化膜であってもよい。次に、半導体基板10の全面を通常の方法、例えば化学機械的研磨方法またはエッチバック方法を使用して平坦化することによって、第3マスクパターン48を露出させる。第2間隙充填絶縁膜54を形成する前に、拡幅トレンチ領域T2の内壁にそって熱酸化膜(図示せず)を形成しうる。また、熱酸化膜上に窒化膜ライナー(図示せず)を形成することもできる。一方、第3マスクパターン48の上部及び開口(図6の52参照)の内部に第2間隙充填絶縁膜54を形成する前に、半導体基板10上に形成された第1間隙充填絶縁膜46及び第3マスクパターン48を除去することもできる。そうすると、拡幅トレンチ領域T2内部に充填された第2間隙充填絶縁膜54内のボイドの形成を確実に防止しうる。勿論、半導体基板10上に形成された第1間隙充填絶縁膜46及び第3マスクパターン48を除去することなく、半導体基板10上に第2間隙充填絶縁膜54を形成して拡幅トレンチ領域T2を埋めたてるとしてもボイドは形成されない。これは、開口(図6の52参照)の縦横比が3以下であるからである。
【0035】
図8に示されるように、半導体基板10の全面を平坦化して半導体基板10の上部を露出させると、T型素子分離膜56が形成される。
【0036】
以上、本発明のT型素子分離膜形成方法に対する第1実施例を図面に基づいて詳しく説明した。第1実施例では狭幅トレンチ領域T1が拡幅トレンチ領域T2より先に形成され、狭幅トレンチ領域T1に絶縁物質を充填する工程と拡幅トレンチ領域T2に絶縁物質を充填する工程とは別に実施される場合を示した。
【0037】
以下、本発明のT型素子分離膜形成方法に対する第2実施例を図面に基づいて詳しく説明する。第2実施例は第1実施例とは異なり、拡幅トレンチ領域T2が狭幅トレンチ領域T1より先に形成される。そして、狭幅トレンチ領域T1と拡幅トレンチ領域T2は単一の工程で絶縁物質に充填される。なお、狭幅トレンチ領域T1及び拡幅トレンチ領域T2の幅と深さに対して部材番号は第1実施例と同一な部材番号が使われる。
【0038】
図9に示されるように、半導体基板10上にマスクパターン62を形成する。マスクパターン62はパッド酸化膜、シリコン窒化膜及びシリコン酸化膜を順次に積層した3重膜に形成しうる。または、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜の単一膜またはこれらの組合よりなる二重膜に形成することもできる。マスクパターン62は1500Å乃至4000Åの厚さに形成することが可能である。次に、マスクパターン62をエッチングマスクとして使用して半導体基板10をエッチングする。その結果、第2幅W2及び第2深さD2を有する拡幅トレンチ領域T2が形成される。拡幅トレンチ領域T2は通常の方法、例えば乾式エッチング方法を使用して形成する。第2深さD2は500Å乃至4000Åとすることができる。
【0039】
図10に示されるように、マスクパターン62の上部及び拡幅トレンチ領域T2の内部に絶縁膜を形成する。次いで、絶縁膜を異方性エッチングしてマスクパターン62の側壁及び拡幅トレンチ領域T2の側壁にスペーサ66を形成する。スペーサ66はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜で形成することが可能である。スペーサ66は拡幅トレンチ領域T2の全てが埋立てられない程度の厚さに形成する。
【0040】
次に、マスクパターン62及びスペーサ66をエッチングマスクとして使用して拡幅トレンチ領域T2の下部に露出された半導体基板10をエッチングする。その結果、第1幅W1及び第1深さD1を有する狭幅トレンチ領域T1が形成される。狭幅トレンチ領域T1は隣接する半導体素子間の電気的分離が可能な深さに形成することが望ましい。従って、第1深さD1は2000Å乃至6000Åとすることができる。狭幅トレンチ領域T1は通常の方法、例えば乾式エッチング方法を使用して形成する。
【0041】
図11に示されるように、マスクパターン62及び側壁スペーサ66を除去する。次に、狭幅トレンチ領域T1及び拡幅トレンチ領域T2を充填する間隙充填絶縁膜68が形成される。間隙充填絶縁膜68はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜とすることができる。間隙充填絶縁膜68は化学気相蒸着方法を使用して形成することが望ましい。これは、化学気相蒸着方法は段差塗布特性に優れるからである。一方、間隙充填絶縁膜68を形成する前に狭幅トレンチ領域T1及び拡幅トレンチ領域T2の内壁に沿って熱酸化膜(図示せず)を形成することもできる。また、熱酸化膜上に窒化膜ライナー(図示せず)を形成することもできる。
【0042】
一方、前記狭幅トレンチ領域T1の縦横比((D1−D2)/W1)が、3以上の場合、狭幅トレンチ領域T1の内にボイドが形成されうる。しかし、狭幅トレンチ領域T1内にトレンチが形成されても、広幅トレンチ領域T2内にはボイドが形成されないためボイドの開放を防ぐことができる。
【0043】
一方、上記説明ではマスクパターン62及びスペーサ66を除去した後、間隙充填絶縁膜68を形成したが、本実施形態は、これに限られない。例えば、マスクパターン62及びスペーサ66を除去せず、間隙充填絶縁膜68を形成することもできる。マスクパターン62及びスペーサ66を除去せずに間隙充填絶縁膜68を形成すれば、工程数を減らすことができる。
【0044】
図12に示されるように、間隙充填絶縁膜68の形成された半導体基板10の全面を化学機械的研磨方法またはエッチバック方法で平坦化することによって、半導体基板10の上部を露出させる。その結果、T型素子分離膜70が形成される。
【0045】
以下、前記第1及び第2実施例によって例示されたT型素子分離膜の形成方法を用いたエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を説明する。
【0046】
図13に示されるように、狭幅トレンチ領域T1及び拡幅トレンチ領域T2内に間隙充填絶縁膜の充填されたT型素子分離膜71を形成する。T型素子分離膜71を形成する方法に対しては前述した通りである。但し、拡幅トレンチ領域T2の深さD2を適切に調節することによって、ソース/ドレイン領域を形成するイオン注入工程でT型素子分離膜71のヘッド部を構成して狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域T2の下部(図15の81参照)にも不純物を注入可能にする。従って、拡幅トレンチ領域T2の深さD2は1000Å以下になるように形成することが望ましい。次に、T型素子分離膜71によって画定される活性領域上にゲート酸化膜72が介在されゲート電極74及びスペーサ76からなるゲート電極パターンGを形成する。スペーサ76をゲート酸化膜72及びゲート電極74の側壁に形成する前に、ゲート電極74をイオン注入マスクとして使用して低濃度の導電型不純物、例えばn型不純物を注入することもできる。
【0047】
図14に示されるように、ゲート電極パターンG左右の露出された半導体基板10の表面及びゲート電極74の上部表面に半導体物質膜78を成長させる。半導体物質膜78はシリコン膜、ゲルマニウム膜またはシリコンとゲルマニウムの化合物膜とすることができる。半導体物質膜78はSEG(Selective Epitaxial Growth)法(選択エピタキシャル成長法)によって形成することが望ましい。
【0048】
図15に示されるように、ゲート電極パターンGをイオン注入マスクとして導電型不純物、例えばn型不純物を注入する。その結果、エレベイテッドソース/ドレイン領域80が形成される。また、ゲート電極74の上部には不純物のドーピングされた半導体物質膜78’が形成される。エレベイテッドソース/ドレイン領域80の形成のためのイオン注入において、注入される導電型不純物イオンのエネルギーは形成しようとするpn接合の深さに応じてその大きさを調節する。特に、T型素子分離膜71のヘッド部を構成し、狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域の下部81にも不純物が注入されるように、注入される導電型不純物イオンのエネルギーを調節する。不純物を注入してエレベイテッドソース/ドレイン領域80を形成した後、熱処理工程を行って注入された導電型不純物を活性化する。側壁スペーサ76の形成前にゲート電極74の左右に低濃度の導電型不純物を注入した場合には、ゲート電極パターンGをイオン注入マスクとして使用するイオン注入工程によりLDD(Lightly Dopped Drain:図示せず)構造が形成される。
【0049】
図16に示されるように、ゲート電極74の上部及びエレベイテッドソース/ドレイン領域80の上部にシリサイド膜82を形成するためにサリサイド工程を進行する。まず、半導体基板10全面に遷移金属膜を形成する。次いで、ゲート電極74の上部及びエレベイテッドソース/ドレイン領域80の上部表面に自己整列(セルフアライメント)されたシリサイド膜82が形成されるように熱処理を行う。前記遷移金属膜はチタン膜、タンタル膜、コバルト膜、クロム膜、ニッケル膜、白金膜またはこれらの組合膜とすることができる。一方、0.2μm級のデザインルールを有する半導体素子を製造する場合にはシリサイド化のための熱処理方法を選択するに当って注意を要する。なぜなら、通常の熱処理方法でシリサイド膜を形成すれば、エレベイテッドソース/ドレイン領域80に注入された導電型不純物が熱拡散され、トランジスタの素子特性(降伏電圧等)が劣化されるからである。従って、急速熱処理工程を使用し、遷移金属膜をシリサイド化することが望ましい。
【0050】
ゲート電極74の上部及びエレベイテッドソース/ドレイン領域80の上部にシリサイド膜82を形成した後、シリサイド膜82に変化されていない遷移金属膜を除去する。図16のIIIから分かるように、T型素子分離膜71のヘッド部を構成し、狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域の下部81にも不純物を注入すれば、T型素子分離膜71とエレベイテッドソース/ドレイン領域80の境界部でシリサイド膜が厚く形成されても、接合の深さを十分に確保できる。その結果、素子分離膜とソース/ドレイン領域の境界部から発生する接合漏れ電流を緩和しうる。
【0051】
本発明に係るT型素子分離膜を含む半導体素子に対する実施例は、本発明に係るT型素子分離膜の形成方法に対する実施例を説明しながら開示したことがあるので略す。
【0052】
以上、望ましい実施例によって本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内で当業者によってその変形や改良が可能である。
【図面の簡単な説明】
【0053】
【図1】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図2】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図3】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図4】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図5】本発明に係るT型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図6】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図7】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図8】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図9】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図10】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図11】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図12】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図13】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図14】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図15】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図16】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図17】図17A及び図17Bは従来のトレンチ素子分離膜の形成方法の問題点を示す図面である。
【図18】図18A乃至図18Cは従来のトレンチ素子分離膜の形成方法の問題点を示す図面である。
【図19】従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を示す図面である。
【図20】従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を示す図面である。
【図21】従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を示す図面である。
【符号の説明】
【0054】
10 半導体基板、
56 T型素子分離膜。
【技術分野】
【0001】
本発明は、エレベイテッドサリサイドソース/ドレイン領域の形成方法、および半導体素子に関する。
【背景技術】
【0002】
半導体素子の集積度が増加することにつれ、隣接したトランジスタを電気的に隔離させるための素子分離技術の重要性が高まっている。前記代表的な素子分離技術として、LOCOS(LOCal Oxidation of Silicon)工程が挙げられる。しかし、LOCOS工程は、0.5μm以下のデザインルールを有する高集積半導体素子には適しないものとして知られている。従って、半導体基板の所定領域をエッチングしてトレンチ(溝部)を形成し、トレンチ内部を絶縁物質で充填して素子分離膜を形成するトレンチ素子分離技術(トレンチアイソレーション法)が脚光を浴びている。
【0003】
しかしながら、最近では、半導体素子の集積度がさらに増加するのに伴って前記トレンチの縦横比が3以上に増加している。その結果、トレンチ素子分離技術を用いた場合、次のような問題点が発生する。即ち、通常の蒸着方法(例えば、化学気相蒸着法)で縦横比3以上のトレンチを絶縁物質で充填すれば、トレンチの入口からオーバハング(overhang)が発生してトレンチ内にボイド(Void)が形成される。その結果、後続段階である平坦化工程(例えば、化学機械的研磨工程)を行ってトレンチ素子分離膜を形成した場合に、ボイドが開放される(素子表面に通じる)。前記ボイドの開放は、半導体素子の信頼性に悪影響を与えられる。具体的には、トレンチ素子分離膜を形成した後にはゲート電極を形成するための工程が行われる。この際、開放されたボイドに導電物質(例えば、ゲート電極用導電性ポリシリコン)が充填されることによって隣接するゲート電極間にブリッジが発生することになる。
【0004】
従って、最近には素子分離膜内へのボイドの形成を防止するために間隙充填(Gap Filling)特性に優れた物質、例えばUSG(Undoppe Silicate Glass)を使用してトレンチを埋立てる方法が用いられている。しかし、トレンチの縦横比が限界値を越えると、間隙充填特性に優れた物質を使用してトレンチを埋立てる技術によっても、素子分離膜内にボイドが形成されることを防止することができなくなる。
【0005】
また、トレンチの縦横比が増加すれば、素子分離膜を形成するために実施すべき広域平坦化工程でも問題が発生する。通常、トレンチ素子分離技術は、フォトリソグラフィー工程を通して形成されたトレンチに絶縁物質を充填した後、半導体基板の全面を平坦化する。ところが、縦横比が増加すれば、絶縁物質の蒸着された半導体基板の全面に激しい段差が形成されるため、半導体基板の全面を広域的に平坦化しても所望の平坦度を得ることが難しくなる。
【0006】
一方、半導体素子を形成した場合の問題も発生する。従来の技術によれば、トレンチ素子分離膜が形成された後、素子分離膜によって画定された活性領域上に、半導体素子、例えばMOSトランジスタを形成する。即ち、活性領域上にゲート酸化膜を介在させてゲート電極を形成し、ゲート電極の左右にソース/ドレイン領域を形成することになる。ところが、0.2μm以下のデザインルールを有する半導体素子の場合には、半導体素子の動作特性を向上させるためにソース/ドレイン領域を浅く形成する必要がある。また、半導体素子における信号遅延時間を短縮させるためにゲート電極とソース/ドレイン領域の上部にサリサイド(salicide)工程を行ってシリサイド膜を形成している。ここで、サリサイド工程とは、後述のようにゲートとソース・ドレインを一緒にシリサイド化できる技術であり、セルフアラインドシリサイド工程とも呼ばれる。ところが、サリサイド工程を行ってソース/ドレイン領域にシリサイド膜を形成すれば、素子分離膜と接合領域の境界から接合漏れ電流(Juntion leakage)の問題が発生する。このような問題を解決するために、半導体基板の上部にエレベイトされた(持ち上げられた)ソース/ドレイン領域を形成して、サリサイド工程を適用する方法が提案された。しかし、エレベイテッドソース/ドレイン領域を形成した後に、サリサイド工程を適用する方法によっても、接合漏れ電流を要求する値以下に軽減することは難しい。
【0007】
まず、図17A乃至図18Cを参照して従来のトレンチ素子分離膜の形成方法における問題点を説明する。
【0008】
図17Aに示されるように、半導体基板10の所定部分にトレンチ12を形成した後、間隙充填絶縁膜(gap filling dielectric layer)14でトレンチ12を埋立てる。例えば、化学気相蒸着法を使用して半導体基板10の全面にシリコン酸化膜を形成することによってトレンチ12が埋立てられる。ところが、前述したようにトレンチ12の縦横比が3以上に増加すれば、蒸着工程の進行につれてトレンチ12の入口からオーバハングが発生してトレンチ12内にボイド16が形成される。
【0009】
図17Bに示されるように、半導体基板10の全面を平坦化してトレンチ素子分離膜14を形成する。例えば、化学機械的研磨法を使用して半導体基板10の全面が平坦化される。ところが、トレンチ素子分離膜14内に形成されたボイドは前記平坦化工程中に素子表面に通じることになり、開放される。その結果、後続するゲート電極形成段階でボイド16にゲート電極物質が充填されて隣接するゲート電極間にブリッジが誘発される問題が発生することになる。
【0010】
図18Aは半導体基板10上にトレンチ素子分離膜A、ゲート電極B及び活性領域C形成直後の半導体基板10上の一部分を示す平面図である
図18A及び図18AのX−X’線の断面図である図18Bに示されるように、半導体基板10の所定部分にトレンチ素子分離膜Aを形成することによって活性領域Cを画定する。前記トレンチ素子分離膜A内には上部が開放されたボイド16が形成されている。その後、ゲート電極Bを形成するために半導体基板10上にゲート酸化膜(図示せず)及びポリシリコン膜を順次に形成し、フォトリソグラフィー工程を行ってゲート酸化膜が介在されたゲート電極Bを形成することになる。ところが、この時ゲート電極Bをなす導電物質、例えばポリシリコン18が上部の開放されたボイド16に充填されることになる。これは、ポリシリコン膜の形成過程で上部の開放されたボイド16に充填されたポリシリコンが、ゲート電極Bをパタニングするフォトリソグラフィー工程によっては、完全に除去されないからである。このように、ゲート電極Bを形成する過程で上部の開放されたボイド16に導電物質が充填されると、図18Aに示されているように隣接するゲート電極B間にブリッジIを誘発することになる。
【0011】
図18AのY−Y’線による断面図の図18Cを参照すれば、隣接するゲート電極B間に発生されるブリッジIがさらに明確に示される。トレンチ素子分離膜A内部に形成され、上部の開放されたボイド16にポリシリコン18が充填されている。これにより、隣接するゲート電極B間にブリッジIが生じている。このような隣接ゲート電極B間に発生するブリッジIは半導体素子の信頼性に悪影響を与える。
【0012】
以下、図19乃至図21に基づいて、従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を説明する。
【0013】
図19に示されるように、半導体基板10上にトレンチ素子分離膜20を形成する。次に、トレンチ素子分離膜20によって画定された活性領域上にゲート酸化膜21、ゲート電極22及び側壁スペーサ23よりなるゲート電極パターンGを形成する。そして、ゲート電極パターンG左右の活性領域及びゲート電極22の上部にのみ半導体物質膜24、例えばシリコン膜を選択的に成長させる。
【0014】
図20に示されるように、ゲート電極パターンGをイオン注入マスクとして導電型不純物、例えばn型不純物を注入してエレベイテッドソース/ドレイン領域25を形成する。この際、ゲート電極22の上部には不純物の注入された半導体物質膜24’が形成される。
【0015】
図21に示されるように、サリサイド工程を行ってエレベイテッドソース/ドレイン領域25とゲート電極22の上部にシリサイド膜26を形成する。即ち、まずシリサイド膜26を形成するために遷移金属膜(図示せず)を半導体基板10の全面に形成する。次に、熱処理を行って遷移金属膜の一部をシリサイド膜26に変化させる。次に、シリサイド膜26に変化されない遷移金属膜を除去する。ところが、従来の技術によってエレベイテッドソース/ドレイン領域25の上部にシリサイド膜26を形成する場合には、図21のIIのように素子分離膜20とソース/ドレイン領域25の境界部でシリサイド膜26がソース/ドレイン領域25の内部にも拡張形成されてしまい、接合漏れ電流を発生させる。即ち、トレンチ素子分離膜20とエレベイテッドソース/ドレイン領域25の境界部に蒸着された遷移金属とが剰余のシリサイド膜ソース(シリサイド膜の供給源)として作用するために、前記境界部で前記シリサイド膜26が厚く形成されることになる。これにより、半導体素子の接合漏れ電流特性が劣化し、半導体素子の電力消耗量が増加する等の問題点を発生させることになる。
【発明の開示】
【発明が解決しようとする課題】
【0016】
本発明が解決しようとする技術的課題は、素子分離膜と活性領域との境界において発生する接合漏れ電流を軽減し得るソース/ドレイン領域の形成方法を提供することである。
【0017】
本発明が解決しようとする他の技術的課題は、改善されたソース/ドレイン領域を含む半導体素子を提供することである。
【課題を解決するための手段】
【0018】
前記技術的課題を達成するための本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法は、まず、下部には第1幅及び第1深さを有する狭幅トレンチ領域を具備し、上部には前記第1幅より大きな第2幅及び前記第1深さより浅い第2深さを有する拡幅トレンチ領域を具備するT型素子分離膜を形成する。次に、前記T型素子分離膜により画定された活性領域上にゲート酸化膜、ゲート電極及び側壁スペーサよりなるゲート電極パターンを形成する。次に、前記ゲート電極パターンの左右に露出された活性領域上及び前記ゲート電極上に半導体物質膜を成長させる。その後、前記ゲート電極パターンをイオン注入マスクとして導電型不純物を注入するが、前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも導電型不純物が注入されるように前記導電型不純物を注入してエレベイテッドソース/ドレイン領域を形成する。次いで、前記エレベイテッドソース/ドレイン領域の上部にシリサイド膜を形成する。
【0019】
前記拡幅トレンチ領域の深さは1000Å以下であることが望ましい。
【0020】
前記半導体物質膜はSEG(Selective EpitaxialGrowth)、すなわち、選択エピタキシャル成長法を使用して形成することが望ましい。
【0021】
前記シリサイド膜はチタン、タンタル、ニッケル、コバルトまたは白金のシリサイド膜のうちの少なくとも一つ以上を含むように構成できる。
【0022】
前記他の技術的課題を達成するための本発明に係る半導体素子は、下部に狭幅トレンチ領域を具備し、上部に前記狭幅トレンチ領域と連結されて左右側に延長された拡幅トレンチ領域を具備するT型素子分離膜を含む半導体素子である。本発明に係る半導体素子は、前記T型素子分離膜によって画定される活性領域上に形成されたゲート電極と、前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも不純物が注入されて形成されたソース/ドレイン領域と、をさらに含む。
【0023】
前記ソース/ドレイン領域は半導体基板の上部よりエレベイトされる、すなわち、引上げられていることが望ましい。
【0024】
本発明に係る半導体素子は前記ソース/ドレイン領域の上部に形成されたサリサイド膜をさらに含むことができる。
【発明の効果】
【0025】
本発明に係るTエレベイテッドサリサイドソース/ドレイン領域の形成方法、および半導体素子は、素子分離膜とソース/ドレイン領域の境界部において発生する接合漏れ電流を軽減し得る。
【発明を実施するための最良の形態】
【0026】
以下、添付した図面に基づき、T型素子分離膜形成方法に対する第1及び第2実施例を詳しく説明した後、これを用いたエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を詳しく説明する。しかし、本発明の実施例は多様な形態に変形でき、本発明の範囲は後述する実施例に限定されない。以下の図面に基づいた説明は当業者が十分に実施可能なように本発明を完全に説明するために提供されるものである。図面において層や領域等の厚さは説明の便宜上誇張されている。図面において同じ符号は同じ要素を指称する。また、何れかの層が別の層または基板の上部にあるという記載には、前記何れの層が別の層または基板の上部に直接存在する場合だけでなく、その間に第3の層が介在される場合も含む。
【0027】
図1に示されるように、本発明の第1実施例に係るT型素子分離膜形成方法は、まず、第1絶縁膜30と第2絶縁膜32を通常の方法、例えば化学気相蒸着法を使用して半導体基板10上に順次に形成する。第1絶縁膜30は熱酸化法で形成することができる。第2絶縁膜32は第1絶縁膜30に対してエッチング選択比の大きな物質膜で形成することが望ましい。例えば、第1絶縁膜30はシリコン酸化膜で形成し、第2絶縁膜32はシリコン窒化膜またはシリコン酸化窒化膜で形成することができる。第1絶縁膜30は100Å乃至500Åの厚さに形成し、第2絶縁膜32は500Å乃至2500Åの厚さに形成することができる。
【0028】
図2に示されるように、フォトリソグラフィー工程を行って第1絶縁膜30及び第2絶縁膜32をパタニングすることによって、第1絶縁膜パターン30’と第2絶縁膜パターン32’とが積層された第1マスクパターン34を形成する。その後、第1マスクパターン34の側壁にスペーサ36を形成する。スペーサ36は第2絶縁膜パターン32’と同じ物質で形成することが望ましい。例えば、第2絶縁膜パターン32’をシリコン窒化膜で形成した場合、スペーサ36は次のように形成する。シリコン窒化膜を半導体基板10の全面に形成した後、異方性エッチング工程を実施して第1マスクパターン34の側壁にスペーサ36が形成されるまでシリコン窒化膜をエッチングする。一方、スペーサ36の下部が半導体基板10の上部表面と接触する幅W1は狭幅トレンチ領域の第1幅(後述する図4のW1参照)に応じて定められる。
【0029】
図3に示されるように、半導体基板10の全面に第1絶縁膜パターン30’と同じ物質を用いて絶縁膜を形成する。例えば、第1絶縁膜パターン30’がシリコン酸化膜の場合、前記絶縁膜もシリコン酸化膜で形成する。次いで、化学機械的研磨方法またはエッチバック方法を使用して絶縁膜を平坦化することによって、第2絶縁膜パターン32’の上部を露出させる。その結果、スペーサ36の間に第2マスクパターン40が形成される。一方、前記平坦化工程中に第2絶縁膜パターン32’も一部エッチングされるために、第2絶縁膜パターン32’の厚さは薄くなる。
【0030】
図4に示されるように、第2絶縁膜パターン32’及びスペーサ36を除去して半導体基板10の上部表面を露出させる。次いで、第1絶縁膜パターン30’及び第2マスクパターン40をエッチングマスクとして使用するエッチング工程、例えば乾式エッチング工程を行って第1幅W1及び第1深さD1を有する狭幅トレンチ領域T1を形成する。狭幅トレンチ領域T1は隣接する半導体素子間の電気的分離を可能にしうる程度の深さに形成することが望ましい。従って、第1深さD1は2000Å乃至6000Åであることが望ましい。
【0031】
図5に示されるように、第1絶縁膜パターン30’及び第2マスクパターン40を通常の方法、例えば湿式エッチング方法を使用して除去する。それから、狭幅トレンチ領域T1を埋立てるために第1間隙充填絶縁膜46を形成する。第1間隙充填絶縁膜46はシリコン酸化膜またはシリコン酸化窒化膜で有ってもよい。第1間隙充填絶縁膜46を形成する前に、狭幅トレンチ領域T1の内部壁に沿って熱酸化膜(図示せず)を形成することもできる。また、熱酸化膜上に窒化膜ライナーを形成することもできる。第1間隙充填絶縁膜46は第1幅W1の1/2以上の厚さに形成することが望ましい。なぜなら、第1間隙充填絶縁膜46を第1幅W1の1/2以上の厚さに形成すれば、狭幅トレンチ領域T1を完全に埋立てられるからである。第1間隙充填絶縁膜46は化学気相蒸着法または熱酸化法で形成することができる。ただし、好適には、熱酸化方法で形成することが望ましい。なぜなら、化学気相蒸着法を用いることによって第1間隙充填絶縁膜46を形成すれば狭幅トレンチ領域内部にボイドが形成される可能性が大きくなり、一方、熱酸化方法を用いることにゆって第1間隙充填絶縁膜46を形成すれば狭幅トレンチ領域T1内にボイドが形成される可能性が小さくなるからである。
【0032】
一方、狭幅トレンチ領域T1の縦横比が3以上の場合には狭幅トレンチ領域T1内に充填された第1間隙充填絶縁膜46内にボイド(図示せず)が形成されることもあり得る。しかし、本発明に係るT型素子分離膜形成方法は、狭幅トレンチ領域T1内に充填された第1間隙充填絶縁膜46内にボイドが形成されてもボイドの開放を許容しない。これについては後述する。
【0033】
図6に示されるように、第1間隙充填絶縁膜46を第2幅W2に露出させる第3マスクパターン48を第1間隙充填絶縁膜46上に形成する。第3マスクパターン48は第1間隙充填絶縁膜46に対するエッチング選択比の大きい物質で形成することが望ましい。例えば、第1間隙充填絶縁膜46がシリコン酸化膜の場合に第3マスクパターン48はシリコン窒化膜で形成することが望ましい。そして、第3マスクパターン48は500Å乃至2500Åの厚さに形成することができる。次いで、第3マスクパターン48をエッチングマスクとして使用するエッチング工程、例えば乾式エッチング工程を行って第1間隙充填絶縁膜46及び半導体基板10をエッチングして開口52を形成する。この際、開口52の縦横比が3以下になるように形成することが望ましい。その結果、第2幅W2及び第2深さD2を有する拡幅トレンチ領域T2が半導体基板10内に形成される。前記第2深さD2は500Å乃至4000Åで有り得る。勿論、第2深さD2は第1深さD1よりは小さく、第2幅W2は第1幅W1より大きい。一方、前述したように狭幅トレンチ領域T1内部に充填された第1間隙充填絶縁膜46内にはボイド(図示せず)が形成され得る。従って、拡幅トレンチ領域T2を形成する過程でボイドが開放され得る。しかし、後続する工程で拡幅トレンチ領域T2内部は第2間隙充填絶縁膜で充填されるため、開放されたボイド内部にも第2間隙充填絶縁膜が充填される。その結果、狭幅トレンチ領域T1内に形成されるボイドは開放されない。
【0034】
図7に示されるように、開口(図6の52参照)の内部及び第3マスクパターン48上に第2間隙充填絶縁膜54を形成する。第2間隙充填絶縁膜54はシリコン酸化膜であっても、シリコン酸化窒化膜であってもよい。次に、半導体基板10の全面を通常の方法、例えば化学機械的研磨方法またはエッチバック方法を使用して平坦化することによって、第3マスクパターン48を露出させる。第2間隙充填絶縁膜54を形成する前に、拡幅トレンチ領域T2の内壁にそって熱酸化膜(図示せず)を形成しうる。また、熱酸化膜上に窒化膜ライナー(図示せず)を形成することもできる。一方、第3マスクパターン48の上部及び開口(図6の52参照)の内部に第2間隙充填絶縁膜54を形成する前に、半導体基板10上に形成された第1間隙充填絶縁膜46及び第3マスクパターン48を除去することもできる。そうすると、拡幅トレンチ領域T2内部に充填された第2間隙充填絶縁膜54内のボイドの形成を確実に防止しうる。勿論、半導体基板10上に形成された第1間隙充填絶縁膜46及び第3マスクパターン48を除去することなく、半導体基板10上に第2間隙充填絶縁膜54を形成して拡幅トレンチ領域T2を埋めたてるとしてもボイドは形成されない。これは、開口(図6の52参照)の縦横比が3以下であるからである。
【0035】
図8に示されるように、半導体基板10の全面を平坦化して半導体基板10の上部を露出させると、T型素子分離膜56が形成される。
【0036】
以上、本発明のT型素子分離膜形成方法に対する第1実施例を図面に基づいて詳しく説明した。第1実施例では狭幅トレンチ領域T1が拡幅トレンチ領域T2より先に形成され、狭幅トレンチ領域T1に絶縁物質を充填する工程と拡幅トレンチ領域T2に絶縁物質を充填する工程とは別に実施される場合を示した。
【0037】
以下、本発明のT型素子分離膜形成方法に対する第2実施例を図面に基づいて詳しく説明する。第2実施例は第1実施例とは異なり、拡幅トレンチ領域T2が狭幅トレンチ領域T1より先に形成される。そして、狭幅トレンチ領域T1と拡幅トレンチ領域T2は単一の工程で絶縁物質に充填される。なお、狭幅トレンチ領域T1及び拡幅トレンチ領域T2の幅と深さに対して部材番号は第1実施例と同一な部材番号が使われる。
【0038】
図9に示されるように、半導体基板10上にマスクパターン62を形成する。マスクパターン62はパッド酸化膜、シリコン窒化膜及びシリコン酸化膜を順次に積層した3重膜に形成しうる。または、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜の単一膜またはこれらの組合よりなる二重膜に形成することもできる。マスクパターン62は1500Å乃至4000Åの厚さに形成することが可能である。次に、マスクパターン62をエッチングマスクとして使用して半導体基板10をエッチングする。その結果、第2幅W2及び第2深さD2を有する拡幅トレンチ領域T2が形成される。拡幅トレンチ領域T2は通常の方法、例えば乾式エッチング方法を使用して形成する。第2深さD2は500Å乃至4000Åとすることができる。
【0039】
図10に示されるように、マスクパターン62の上部及び拡幅トレンチ領域T2の内部に絶縁膜を形成する。次いで、絶縁膜を異方性エッチングしてマスクパターン62の側壁及び拡幅トレンチ領域T2の側壁にスペーサ66を形成する。スペーサ66はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜で形成することが可能である。スペーサ66は拡幅トレンチ領域T2の全てが埋立てられない程度の厚さに形成する。
【0040】
次に、マスクパターン62及びスペーサ66をエッチングマスクとして使用して拡幅トレンチ領域T2の下部に露出された半導体基板10をエッチングする。その結果、第1幅W1及び第1深さD1を有する狭幅トレンチ領域T1が形成される。狭幅トレンチ領域T1は隣接する半導体素子間の電気的分離が可能な深さに形成することが望ましい。従って、第1深さD1は2000Å乃至6000Åとすることができる。狭幅トレンチ領域T1は通常の方法、例えば乾式エッチング方法を使用して形成する。
【0041】
図11に示されるように、マスクパターン62及び側壁スペーサ66を除去する。次に、狭幅トレンチ領域T1及び拡幅トレンチ領域T2を充填する間隙充填絶縁膜68が形成される。間隙充填絶縁膜68はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜とすることができる。間隙充填絶縁膜68は化学気相蒸着方法を使用して形成することが望ましい。これは、化学気相蒸着方法は段差塗布特性に優れるからである。一方、間隙充填絶縁膜68を形成する前に狭幅トレンチ領域T1及び拡幅トレンチ領域T2の内壁に沿って熱酸化膜(図示せず)を形成することもできる。また、熱酸化膜上に窒化膜ライナー(図示せず)を形成することもできる。
【0042】
一方、前記狭幅トレンチ領域T1の縦横比((D1−D2)/W1)が、3以上の場合、狭幅トレンチ領域T1の内にボイドが形成されうる。しかし、狭幅トレンチ領域T1内にトレンチが形成されても、広幅トレンチ領域T2内にはボイドが形成されないためボイドの開放を防ぐことができる。
【0043】
一方、上記説明ではマスクパターン62及びスペーサ66を除去した後、間隙充填絶縁膜68を形成したが、本実施形態は、これに限られない。例えば、マスクパターン62及びスペーサ66を除去せず、間隙充填絶縁膜68を形成することもできる。マスクパターン62及びスペーサ66を除去せずに間隙充填絶縁膜68を形成すれば、工程数を減らすことができる。
【0044】
図12に示されるように、間隙充填絶縁膜68の形成された半導体基板10の全面を化学機械的研磨方法またはエッチバック方法で平坦化することによって、半導体基板10の上部を露出させる。その結果、T型素子分離膜70が形成される。
【0045】
以下、前記第1及び第2実施例によって例示されたT型素子分離膜の形成方法を用いたエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を説明する。
【0046】
図13に示されるように、狭幅トレンチ領域T1及び拡幅トレンチ領域T2内に間隙充填絶縁膜の充填されたT型素子分離膜71を形成する。T型素子分離膜71を形成する方法に対しては前述した通りである。但し、拡幅トレンチ領域T2の深さD2を適切に調節することによって、ソース/ドレイン領域を形成するイオン注入工程でT型素子分離膜71のヘッド部を構成して狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域T2の下部(図15の81参照)にも不純物を注入可能にする。従って、拡幅トレンチ領域T2の深さD2は1000Å以下になるように形成することが望ましい。次に、T型素子分離膜71によって画定される活性領域上にゲート酸化膜72が介在されゲート電極74及びスペーサ76からなるゲート電極パターンGを形成する。スペーサ76をゲート酸化膜72及びゲート電極74の側壁に形成する前に、ゲート電極74をイオン注入マスクとして使用して低濃度の導電型不純物、例えばn型不純物を注入することもできる。
【0047】
図14に示されるように、ゲート電極パターンG左右の露出された半導体基板10の表面及びゲート電極74の上部表面に半導体物質膜78を成長させる。半導体物質膜78はシリコン膜、ゲルマニウム膜またはシリコンとゲルマニウムの化合物膜とすることができる。半導体物質膜78はSEG(Selective Epitaxial Growth)法(選択エピタキシャル成長法)によって形成することが望ましい。
【0048】
図15に示されるように、ゲート電極パターンGをイオン注入マスクとして導電型不純物、例えばn型不純物を注入する。その結果、エレベイテッドソース/ドレイン領域80が形成される。また、ゲート電極74の上部には不純物のドーピングされた半導体物質膜78’が形成される。エレベイテッドソース/ドレイン領域80の形成のためのイオン注入において、注入される導電型不純物イオンのエネルギーは形成しようとするpn接合の深さに応じてその大きさを調節する。特に、T型素子分離膜71のヘッド部を構成し、狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域の下部81にも不純物が注入されるように、注入される導電型不純物イオンのエネルギーを調節する。不純物を注入してエレベイテッドソース/ドレイン領域80を形成した後、熱処理工程を行って注入された導電型不純物を活性化する。側壁スペーサ76の形成前にゲート電極74の左右に低濃度の導電型不純物を注入した場合には、ゲート電極パターンGをイオン注入マスクとして使用するイオン注入工程によりLDD(Lightly Dopped Drain:図示せず)構造が形成される。
【0049】
図16に示されるように、ゲート電極74の上部及びエレベイテッドソース/ドレイン領域80の上部にシリサイド膜82を形成するためにサリサイド工程を進行する。まず、半導体基板10全面に遷移金属膜を形成する。次いで、ゲート電極74の上部及びエレベイテッドソース/ドレイン領域80の上部表面に自己整列(セルフアライメント)されたシリサイド膜82が形成されるように熱処理を行う。前記遷移金属膜はチタン膜、タンタル膜、コバルト膜、クロム膜、ニッケル膜、白金膜またはこれらの組合膜とすることができる。一方、0.2μm級のデザインルールを有する半導体素子を製造する場合にはシリサイド化のための熱処理方法を選択するに当って注意を要する。なぜなら、通常の熱処理方法でシリサイド膜を形成すれば、エレベイテッドソース/ドレイン領域80に注入された導電型不純物が熱拡散され、トランジスタの素子特性(降伏電圧等)が劣化されるからである。従って、急速熱処理工程を使用し、遷移金属膜をシリサイド化することが望ましい。
【0050】
ゲート電極74の上部及びエレベイテッドソース/ドレイン領域80の上部にシリサイド膜82を形成した後、シリサイド膜82に変化されていない遷移金属膜を除去する。図16のIIIから分かるように、T型素子分離膜71のヘッド部を構成し、狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域の下部81にも不純物を注入すれば、T型素子分離膜71とエレベイテッドソース/ドレイン領域80の境界部でシリサイド膜が厚く形成されても、接合の深さを十分に確保できる。その結果、素子分離膜とソース/ドレイン領域の境界部から発生する接合漏れ電流を緩和しうる。
【0051】
本発明に係るT型素子分離膜を含む半導体素子に対する実施例は、本発明に係るT型素子分離膜の形成方法に対する実施例を説明しながら開示したことがあるので略す。
【0052】
以上、望ましい実施例によって本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内で当業者によってその変形や改良が可能である。
【図面の簡単な説明】
【0053】
【図1】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図2】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図3】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図4】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図5】本発明に係るT型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図6】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図7】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図8】T型素子分離膜の形成方法の第1実施例を示す工程断面図である。
【図9】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図10】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図11】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図12】T型素子分離膜の形成方法の第2実施例を示す工程断面図である。
【図13】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図14】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図15】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図16】本発明に係るエレベイテッドサリサイドソース/ドレイン領域の形成方法に対する実施例を示す工程断面図である。
【図17】図17A及び図17Bは従来のトレンチ素子分離膜の形成方法の問題点を示す図面である。
【図18】図18A乃至図18Cは従来のトレンチ素子分離膜の形成方法の問題点を示す図面である。
【図19】従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を示す図面である。
【図20】従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を示す図面である。
【図21】従来のエレベイテッドサリサイドソース/ドレイン領域の形成方法の問題点を示す図面である。
【符号の説明】
【0054】
10 半導体基板、
56 T型素子分離膜。
【特許請求の範囲】
【請求項1】
(a)下部には第1幅及び第1深さを有する狭幅トレンチ領域を備え、上部には前記第1幅より広い第2幅及び前記第1深さより浅い第2深さを有する拡幅トレンチ領域を有するT型素子分離膜を形成する段階と、
(b)前記T型素子分離膜により画定された活性領域上にゲート酸化膜、ゲート電極及びスペーサよりなるゲート電極パターンを形成する段階と、
(c)前記ゲート電極パターンの左右に露出された前記活性領域上及び前記ゲート電極上に半導体物質膜を成長させる段階と、
(d)前記ゲート電極パターンをイオン注入マスクとして導電型不純物を注入するが、前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも不純物が注入されるように前記不純物を注入してエレベイテッドソース/ドレイン領域を形成する段階と、
(e)前記エレベイテッドソース/ドレイン領域上にシリサイド膜を形成する段階とを含むエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項2】
前記第2深さは1000Å以下であることを特徴とする請求項1に記載のエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項3】
前記(c)段階は選択エピタキシャル成長法を用いて半導体物質膜を成長させる段階であることを特徴とする請求項1に記載のエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項4】
前記シリサイド膜は、チタンシリサイド膜、タンタルシリサイド膜、ニッケルシリサイド膜、コバルトシリサイド膜及び白金シリサイド膜のうちから選択された何れか1つであることを特徴とする請求項1に記載のエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項5】
下部には狭幅トレンチ領域を具備し、上部には前記狭幅トレンチ領域と連結して左右側に延長された拡幅トレンチ領域を具備するT型素子分離膜を含む半導体素子であって、
前記T型素子分離膜により画定される活性領域上に形成されたゲート電極と、
前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも不純物が注入されて形成されたソース/ドレイン領域をさらに含むことを特徴とする半導体素子。
【請求項6】
前記ソース/ドレイン領域は半導体基板の上部よりも持ち上げられていることを特徴とする請求項5に記載の半導体素子。
【請求項7】
前記ソース/ドレイン領域上に形成されたサリサイド膜をさらに含むことを特徴とする請求項5に記載の半導体素子。
【請求項8】
前記ソース/ドレイン領域上に形成されたサリサイド膜をさらに含むことを特徴とする請求項6に記載の半導体素子。
【請求項1】
(a)下部には第1幅及び第1深さを有する狭幅トレンチ領域を備え、上部には前記第1幅より広い第2幅及び前記第1深さより浅い第2深さを有する拡幅トレンチ領域を有するT型素子分離膜を形成する段階と、
(b)前記T型素子分離膜により画定された活性領域上にゲート酸化膜、ゲート電極及びスペーサよりなるゲート電極パターンを形成する段階と、
(c)前記ゲート電極パターンの左右に露出された前記活性領域上及び前記ゲート電極上に半導体物質膜を成長させる段階と、
(d)前記ゲート電極パターンをイオン注入マスクとして導電型不純物を注入するが、前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも不純物が注入されるように前記不純物を注入してエレベイテッドソース/ドレイン領域を形成する段階と、
(e)前記エレベイテッドソース/ドレイン領域上にシリサイド膜を形成する段階とを含むエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項2】
前記第2深さは1000Å以下であることを特徴とする請求項1に記載のエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項3】
前記(c)段階は選択エピタキシャル成長法を用いて半導体物質膜を成長させる段階であることを特徴とする請求項1に記載のエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項4】
前記シリサイド膜は、チタンシリサイド膜、タンタルシリサイド膜、ニッケルシリサイド膜、コバルトシリサイド膜及び白金シリサイド膜のうちから選択された何れか1つであることを特徴とする請求項1に記載のエレベイテッドサリサイドソース/ドレイン領域の形成方法。
【請求項5】
下部には狭幅トレンチ領域を具備し、上部には前記狭幅トレンチ領域と連結して左右側に延長された拡幅トレンチ領域を具備するT型素子分離膜を含む半導体素子であって、
前記T型素子分離膜により画定される活性領域上に形成されたゲート電極と、
前記T型素子分離膜のヘッド部を構成し、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域の下部にも不純物が注入されて形成されたソース/ドレイン領域をさらに含むことを特徴とする半導体素子。
【請求項6】
前記ソース/ドレイン領域は半導体基板の上部よりも持ち上げられていることを特徴とする請求項5に記載の半導体素子。
【請求項7】
前記ソース/ドレイン領域上に形成されたサリサイド膜をさらに含むことを特徴とする請求項5に記載の半導体素子。
【請求項8】
前記ソース/ドレイン領域上に形成されたサリサイド膜をさらに含むことを特徴とする請求項6に記載の半導体素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2006−66927(P2006−66927A)
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願番号】特願2005−280957(P2005−280957)
【出願日】平成17年9月27日(2005.9.27)
【分割の表示】特願2000−150672(P2000−150672)の分割
【原出願日】平成12年5月22日(2000.5.22)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願日】平成17年9月27日(2005.9.27)
【分割の表示】特願2000−150672(P2000−150672)の分割
【原出願日】平成12年5月22日(2000.5.22)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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