【目的】トレンチ横型パワーＭＯＳＦＥＴにおいて、信頼性を高めること。また、デバイスピッチを小さくすること。
【構成】半導体基板にｎ型ウェル領域２、ｐ型オフセット領域４を形成し、トレンチ５を平面形状が環状になるように形成する。トレンチ５の第１の側壁に沿ってゲート酸化膜１３を形成し、トレンチ５の第２の側壁に沿ってフィールドプレート酸化膜１４を形成し、半導体基板表面上およびトレンチ内面にポリシリコンを堆積する。その後、半導体基板表面およびトレンチ底面のポリシリコンを除去するために異方性エッチングを行う。その後、ｎ型ソース領域７を形成するとともに、ｎ型ドレイン領域６を形成する。層間絶縁膜でトレンチ５の内部を埋めるとともに、ｎ型ソース領域７およびｎ型ドレイン領域６の表面を覆い、その層間絶縁膜にコンタクトホールを開口する。そして、ソース電極１０とドレイン電極９を形成する。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

本発明は、電界効果トランジスタを有する半導体装置（１０）の製造方法に関し、この方法において、シリコン製の基板（１１）を有する半導体基体（１２）の表面に、埋め込み分離領域（３，４）の上に設置した第１導電型のソース領域（１）およびドレイン領域（２）と、ソース領域とドレイン領域（１，２）との間にあり、第１導電型と反対の第2導電型のチャネル領域（５）と、ゲート誘電体（７）によって半導体基体（１２）の表面から離れ、チャネル領域（５）上に設置したゲート領域（６）と、を設け、また、メサ（Ｍ）を、チャネル領域（５）を形成する半導体基体（１２）内に形成し、ソースおよびドレイン領域（１，２）を、エピタキシャル成長を用いて形成する半導体領域（８）でメサ（Ｍ）の両側の側面上に形成し、したがって、ソースおよびドレイン領域（１，２）は、チャネル領域（５）と接触するものとする。本発明によれば、半導体領域（８）は、半導体領域（８）の厚さのほぼ全体にわたりメサ（Ｍ）と接触するよう形成し、また、ゲート誘電体のレベルより下方に形成する。この方法は、より用途が広く、したがって、得られた装置（１０）は、改善された高周波挙動を有する。
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【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】 本発明は、適切な仕事関数を有する半導体装置を提供することを目的とする。
【解決手段】 第１の発明の半導体装置は、基板と、基板に形成されたＮ型半導体層とＮ型半導体層上に形成された第１ゲート絶縁層と第１ゲート絶縁層上に形成され膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第１下層ゲート電極と第１下層ゲート電極上に形成され真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物を有する第１上層ゲート電極とを有するＰ型ＭＩＳＦＥＴと、基板に形成されたＰ型半導体層とＰ型半導体層上に形成された第２ゲート絶縁層と第２ゲート絶縁層上に形成され膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第２下層ゲート電極と第２下層ゲート電極上に形成され、真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物を有する第２上層ゲート電極とを有するＮ型ＭＩＳＦＥＴと、を具備することを特徴とする。 （もっと読む）

【課題】容易に動作耐圧を向上させることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】ドレイン側及びソース側にオフセット拡散層９、１０を有するトランジスタにおいて、Ｐ型ソース領域８とソース側オフセット拡散層９の一部と空間的に重なる位置にＮ型の不純物拡散層３０を形成する。これにより、ソース側オフセット拡散層９の一部である補償領域３１の不純物が補償され、補償領域３１の不純物濃度はドレイン側オフセット拡散層１０よりも低濃度となる、これにより、オン抵抗が増大し、結果としてトランジスタの動作耐圧を向上させることができる。 （もっと読む）

【課題】ゲート電極の下部に（垂直に対して）大きな角度でイオン注入可能な半導体装置の製造方法を提供することを課題とする。また、短チャネル効果抑制の効果を損なうことなく、半導体層下部の空乏化を促進可能な半導体装置の製造方法を提供することを他の課題とする。
【解決手段】 本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と；前記第１ゲート電極層の下方にポケットイオン領域を形成する工程と；前記ポケットイオン領域の形成後に、前記第１ゲート電極層の上に第２ゲート電極層を重ねて形成する工程とを含んでいる。 （もっと読む）

【課題】酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できるＭＯＳ型半導体装置の製造方法を提供する。
【解決手段】ゲート電極表面に絶縁膜と該絶縁膜に対して十分なエッチング選択比が得られる異種膜を形成する工程と、前記異種膜と前記絶縁膜を異方性エッチングし、前記異種膜のみを除去して、前記ゲート電極の側面にＬ型サイドウォールスペーサーを形成する工程と、前記ゲート電極、前記Ｌ型サイドウォールスペーサーをマスクとして、前記半導体基板の素子形成領域に不純物イオンを注入して、高濃度不純物層と低濃度不純物層を形成する工程と、前記半導体基板を熱処理して、高濃度不純物層と低濃度不純物層を活性化する工程とを含むことを特徴とするＬＤＤ構造を有する構造のＭＯＳ型半導体装置の製造方法。 （もっと読む）

【課題】シリコン系材料、例えばシリコン基板、多結晶シリコンパターン等をドライエッチングする際の前処理のエッチングに、フッ化水素とアンモニアとからなるエッチングガスを用いることで、自然酸化膜を選択的に除去することを可能とする。
【解決手段】酸化シリコン（素子分離領域１２、サイドウォール１８、１９等）と表面に自然酸化膜２１、２２が形成されたシリコン系材料（シリコン基板１１）とが露出された状態で自然酸化膜２１、２２を除去する工程と、自然酸化膜２１、２２が除去されたシリコン系材料（シリコン基板１１）をエッチング加工する工程とを備えた半導体装置の製造方法であって、自然酸化膜２１、２２を除去する工程は、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行うことを特徴とする。 （もっと読む）

【課題】従来よりも均一な膜厚の金属シリサイド膜をアクティブ領域に備えた半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０に素子分離領域２０を形成し、素子分離領域に隣接するアクティブ領域ＡＡに不純物拡散層７０を形成し、半導体基板上に金属膜８０を堆積し、素子分離領域上の少なくとも一部分の金属膜を除去し、金属膜および半導体基板とを熱処理することによって、アクティブ領域上に自己整合的にシリサイド膜１１０を形成することを具備する。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＭＩＳトランジスタを備えた半導体装置の提供。
【解決手段】基板１と、基板上に設けられたＰ型半導体層３と、Ｐ型半導体層上に設けられた第１ゲート絶縁膜９と、第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極１１と、第１ゲート電極の両側のＰ型半導体層に設けられたＮ型不純物領域７，８と、を有するＮチャネルＭＩＳトランジスタ１５を備えている。 （もっと読む）

【課題】 Ｈｉｇｈ−Ｋ材料を含有し、金属酸化物と同等の比誘電率を有するゲート絶縁膜を具備したＭＩＳ型電界効果トランジスタを有する半導体装置を提供する。
【解決手段】 シリコン基板上と、前記シリコン基板上に形成され、窒素および酸素の少なくとも一種と、シリコンとを含有する界面絶縁膜、および、前記界面絶縁膜上に設けられ、ジルコニウムおよびハフニウムの少なくとも１種のみからなる金属原子を含む金属酸窒化膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記金属酸窒化膜と前記ゲート電極との間に設けられ、前記ゲート電極の材料と、酸素および窒素の少なくとも一種と含有する上部界面膜とを具備するＭＩＳ型電界効果トランジスタを備えることを特徴とする。 （もっと読む）

【課題】金属ゲート電極による周辺材料へ印加される応力を緩和する。
【解決手段】半導体装置は、半導体基板１の上に形成された第１のゲート絶縁膜３ａと、第１のゲート絶縁膜３ａの上に形成された第１の金属ゲート電極４Ａと、第１の金属ゲート４Ａの側方に位置する領域に形成された第１の不純物拡散領域１２ａと、第１の金属ゲート電極４Ａの側面上に形成された第１のサイドウォール１０ａとを有するｎチャネル型ＭＩＳトランジスタを備える。第１の金属ゲート電極４Ａと第１のサイドウォール１ａとの間には、第１の金属ゲート電極４ａが有する内部応力を低減させる構造を有するストレス緩和部（９ａ、１６）が形成されている。 （もっと読む）

【課題】ゲート長が異なる複数のゲート電極に、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を得られるようにする。
【解決手段】半導体装置は、それぞれが金属によりフルシリサイド化され、ゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２を有している。第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の少なくとも一方の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されている。凹状溝は、ゲート電極１４Ｔ１、１４Ｔ２のゲート長に依存した幅寸法を有している。 （もっと読む）

【課題】ハードマスク用として形成されたシリコン窒化膜またはシリコン酸化膜を選択的にエッチングした際の残渣を、下地にダメージを与えず、かつ残存しているハードマスクを大きくエッチングすることなく除去することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板にエッチング対象膜を形成する工程と、エッチング対象膜の上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、シリコン窒化膜またはシリコン酸化膜を選択的にエッチング除去してエッチングマスクとする工程と、シリコン酸化膜またはシリコン酸化膜のエッチング残渣をウェットエッチングにより除去する工程と、エッチングマスクを介してエッチング対象膜をウェットエッチングする工程と、エッチングマスクを除去する工程とを有する。 （もっと読む）

【課題】トランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにする。
【解決手段】半導体装置は、半導体基板１００の第１の領域Ａに順次形成され、第１のゲート絶縁膜１０４Ａ及びフルシリサイド化された第１のゲート電極１１５Ａを有する第１のＮ型ＭＩＳトランジスタ５１と、半導体基板１００の第２の領域Ｂに順次形成され、第２のゲート絶縁膜１０４Ｂ及びフルシリサイド化された第２のゲート電極１１５Ｂを有する第２のＮ型ＭＩＳトランジスタ５２とを備えている。第２のゲート電極１１５Ｂのゲート長は、第１のゲート電極１１５Ａのゲート長よりも大きく、且つ、第２のゲート電極１１５Ｂにおけるゲート長方向の中央部の厚さは、第１のゲート電極１１５Ａの厚さよりも小さい。 （もっと読む）

【課題】 曲げによる応力が加わった場合においても、トランジスタの特性の変動を抑制できるようにする。
【解決手段】 電界効果型トランジスタ上には、電界効果型トランジスタに引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成され、ゲートキャップ膜１５に起因する応力は、半導体基板１１の折り曲げによってトランジスタに印加される応力よりも大きくする。
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【課題】製造工程を複雑にすることなく、金属シリサイドよりなるゲート電極及びこのゲート電極を覆うストレッサ膜を形成しうる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０内にチャネル領域を挟んで形成されたソース／ドレイン領域３８と、チャネル領域上にゲート絶縁膜１２を介して形成された金属シリサイドよりなるゲート電極４４とを有するＮ型ＭＩＳＦＥＴと、ゲート電極４４を内包するようにゲート電極４４の側壁部から上面部に渡って形成され、１ＧＰａ〜２ＧＰａの引張り応力を有し、チャネル領域に引っ張り応力を印加する絶縁膜４６とを有する。 （もっと読む）