【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）

【課題】シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法を提供する。
【解決手段】ｐ型シリコン基板１上の所定の位置に形成された所定形状のゲート絶縁膜４とゲート電極５を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、ｐ型シリコン基板１上に所定の組成の³⁰Ｓｉ層を堆積させ、ソース／ドレイン領域の形成領域に³⁰Ｓｉ層２１を選択エピタキシャル成長させる³⁰Ｓｉ層形成工程と、ｐ型シリコン基板１に中性子線５０を照射して、³⁰Ｓｉ層２１中に所定の濃度の³¹Ｐを形成する中性子線照射工程と、を含む。 （もっと読む）

【課題】 均一な金属シリコン化合物もしくは金属ゲルマニウム化合物からなるゲート電極を形成する。
【解決手段】 ＭＯＳトランジスタを有する半導体装置の製造方法において、ゲート電極形成後に絶縁膜で埋め込み、前記絶縁膜を、前記ゲート電極の上面が露出するまで平坦化し、前記ゲート電極の上部に金属膜を選択的に成膜し、前記ゲート電極を金属シリコン化合物又は金属ゲルマニウム化合物にする、ことを特徴とする。 （もっと読む）

【課題】 半導体装置の製造方法に関し、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
【解決手段】 基板１上に絶縁膜２ａ、２ｂ及び第１のポリシリコン層３ａ、３ｂをこの順に積層して形成する工程と、イオン注入法を適用することに依って第１のポリシリコン層３ａ、３ｂ中に不純物を導入する工程と、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する工程と、第２のポリシリコン層１１ａ、１１ｂの表面側から第１のポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する。 （もっと読む）

【課題】シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に形成され、エクステンション領域となる第１エピタキシャル成長層５と、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するサイドウォール絶縁膜ＳＷと、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に形成され、ソースあるいはドレインとなる第２エピタキシャル成長層６と、サイドウォール絶縁膜ＳＷから突き出た第２エピタキシャル成長層６の側面に形成され、当該側面におけるシリサイド層７の形成を防止する側壁保護膜１３と、第２エピタキシャル成長層６の表面に形成されたシリサイド層７とを有する （もっと読む）

【課題】 ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【解決手段】 電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３と、ゲート電極１１１とは、共に、第１の絶縁膜パターン１０２を共通のマスクとして自己整合的に形成される。電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３の幅は、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ３にそれぞれ相当すると共に、ゲートオーバーラップ量に相当する。よって、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ２で画定されたゲートオーバーラップ量を有する電界緩和層を、ゲート電極１１１に自己整合的に形成する。 （もっと読む）

【課題】 ゲート電極下の絶縁膜の実装時のストレスによるクラックの発生を防止できるようにした半導体装置及びその製造方法、半導体装置の設計方法を提供する。
【解決手段】 シリコン基板１に設けられたトランジスタと、このトランジスタを覆うようにシリコン基板１上に設けられた層間絶縁膜２１と、層間絶縁膜２１上にＡｌパッド３１を介して設けられたバンプ電極４１とを有し、バンプ電極４１下方の領域のシリコン基板１には、トランジスタとしてゲート電極１１の周縁部下のシリコン酸化膜が当該ゲート電極１１の中央部下のシリコン酸化膜よりも厚いＭＯＳトランジスタ１０のみが設けられ、それ以外の領域のシリコン基板１には、トランジスタとしてゲート電極の中央部下からその周縁部下にかけてのシリコン酸化膜の厚さが均一なＭＯＳトランジスタ７０が設けられている。 （もっと読む）

【課題】微細化に適したＳＤＥの寄生抵抗を小さくできる半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、第１の導電型の半導体基板上に形成されたゲート電極と、前記ゲート電極の外側の前記半導体基板中に形成され、前記ゲート電極から離れるにしたがい接合深さが深くなる第１の区域及び前記第１の区域の外側に配置された接合深さがほぼ一定の第２の区域とを含む第２の導電型の半導体領域と、前記ゲート電極の側面に接して形成され、前記第１の区域の一部を覆う絶縁膜とを具備する。 （もっと読む）

【課題】 オン抵抗のばらつきが少なく、かつ製造コストを低減できる半導体装置の製造方法を提供する。
【解決手段】 半導体基板１００の表面に形成されたトレンチ１０２の側壁および底部に連続してｎオフセットドレイン領域９が形成され、トレンチ１０２内部が酸化膜１０４で充填された横型トレンチＭＯＳＦＥＴの製造方法において、半導体基板１００をストライプ状のマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数の第１トレンチ１０２を形成するエッチング工程と、第１トレンチ１０２の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、ｎオフセットドレイン領域９を形成するイオン注入工程とを備え、第１トレンチ１０２のテーパー角度のばらつきに依存せずに、濃度ばらつきの少ないｎオフセットドレイン領域９を形成することができ、製造コストを下げることができる。 （もっと読む）

【課題】 歪みＳＯＩ基板上に形成したｐチャネルＭＯＳトランジスタにおいて、チャネル領域に効率よく引張り応力を印加する。
【解決手段】 下層に無歪みＳｉＧｅ混晶層を有する歪みＳｉチャネル層上にｐチャネルＭＯＳトランジスタを形成する際に、チャネル領域の両側に、無歪みＳｉＧｅ混晶層からエピタキシャルにＳｉＧｅ混晶領域を成長させ、前記歪みＳｉチャネル層をかかるＳｉＧｅ混晶層領域に格子整合させることにより、歪みＳｉチャネル層中における応力緩和を阻止し、効率的な応力印加を実現する。 （もっと読む）

本発明によれば、シリコン基板と、このシリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極と、このゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、このサイドウォールと少なくとも前記ゲート電極の側面との間に窒化シリコン膜が介在するＭＩＳ型電界効果トランジスタを備えた半導体装置が提供される。この半導体装置は、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能となる。
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【課題】 ゲート電極中への砒素のイオン注入を抑制することができる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板上の素子形成領域にゲート絶縁膜を介して形成された砒素を含むシリコン膜５とＮｉシリサイド層１１の積層構造からなるゲート電極５と、ゲート電極５の側面に形成された絶縁膜６、７からなるサイドウォール８と、ゲート電極５の両側の素子形成領域に形成された砒素を含むソース及びドレイン層９、１０と、ソース及びドレイン層９、１０上に形成されたＮｉシリサイド層１１′とを備えている。また、ゲート電極５内に含まれる砒素のピーク濃度が、ソース及びドレイン層９、１０に含まれる砒素のピーク濃度の１０分の１以下であることを特徴としている。 （もっと読む）

【課題】ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。
【解決手段】ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。側壁絶縁膜９を除去し、これより薄い隔壁絶縁膜１１を形成することによって、このスペーサの幅方向両側を後退させる。これによりスペーサのエッジと２つのソース・ドレイン領域１０のエッジとを幅方向両側で離す。この状態で、後退したスペーサの幅方向両側に露出し２つのソース・ドレイン領域１０を含むウェル領域に選択的なエピタキシャル成長により半導体材料を成長させ、後退したスペーサにより分離する２つのエクステンション部１２を形成する。この製法においては、イオン注入の活性化アニールによりエクステンション部１２内の不純物がＰウェル３内に熱拡散しない。
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【課題】高電圧用トランジスタの製造方法においてシリコン窒化膜を不純物注入時に防護膜とすることによってスペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とし一度のパターン工程及びイオン注入工程により安定した二重拡散構造のソース／ドレイン拡散領域を形成する。
【解決手段】本方法は(a)半導体基板にゲート酸化膜、多結晶シリコン層及びシリコン窒化膜を順番に形成する段階と(b)前記シリコン窒化膜、前記多結晶シリコン層及び前記ゲート酸化膜をフォトリソグラフィ工程及び等方性エッチング工程によりパターニングして窒化膜シェード及び多結晶シリコンゲート電極を形成する段階と(c)前記窒化膜シェードをイオン注入に対する防護膜として前記基板に不純物をイオン注入するとともに熱処理することで二重拡散構造のソース−ドレイン拡散領域を形成する段階と(d)前記窒化膜シェードを除去する段階とを備える。 （もっと読む）

【課題】エクステンション部に関し、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合深さを精度よく十分に小さくする。
【解決手段】Ｐウェル３ｎおよびＮウェル３ｐに、ゲート絶縁膜４ｎ，４ｐを介してゲート電極５ｎ，５ｐが形成され、Ｐウェル３ｎおよびＮウェル３ｐのチャネルが形成される領域に各々接し互いに離れた第１エピタキシャル成長層により、２つのエクステンション部１２ｎと１２ｎ（１２ｐと１２ｐ）が形成されている。エクステンション部の対向端から互いに離反する向きにさらに離れた位置の第１エピタキシャル成長層上に、第２エピタキシャル成長層が形成され、これによりＰＭＯＳとＮＭＯＳの各々の側で２つのソース・ドレイン領域１０ｎと１０ｎ（１０ｐと１０ｐ）が形成されている。この構造では深くまで不純物を導入するイオン注入を用いないので、その活性化アニールによりエクステンション部内の不純物が基板側に熱拡散することがない。
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【課題】ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイドのみからなるゲート電極を備え、既存プロセスとのインテグレーション性が高い、コスト的にも優位性がある電界効果トランジスタからなる半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極１９と、前記ゲート電極１９を挟んでエレベーテッド構造を有するソース・ドレイン８とからなる半導体装置の製造方法であって、前記ゲート電極１９を金属シリサイド化する工程を含むことを特徴とする。 （もっと読む）

【課題】コンパクト・パッドの生成について改善された方法を提供する。
【解決手段】領域（５１）は、該領域の表面の少なくとも一部に伸長する区域（５１０）であって、該領域に対して選択的に除去することが可能な材料から形成される区域を作成するよう、局所的に変更される。該領域は、絶縁材料（７）で覆われており、該区域の表面に出現するオリフィス（９０）が、該絶縁材料内に形成される。該選択的に除去が可能である材料は、該区域に代わってキャビティ（５２０）を形成するように、該区域から、オリフィスを介して除去される。キャビティおよびオリフィスは、少なくとも１つの導電性材料（９１）で充填される。 （もっと読む）

【課題】 Ｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴの電子移動度および正孔移動度を共に増加させ高性能の相補型ＭＩＳＦＥＴを形成する。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。 （もっと読む）

注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）を提供する。ＥＭＯＳＦＥＴは、ＩＩＩ−Ｖ化合物半導体基板と、ＩＩＩ−Ｖ化合物半導体基板上のエピタキシャル層構造とを有する。エピタキシャル材料層は、チャネル層と、少なくとも１つのドープ層とを有する。ゲート酸化膜層は、エピタキシャル層構造の上にある。ＥＭＯＳＦＥＴは、更に、ゲート酸化膜層上の金属ゲート電極と、エピタキシャル層構造上のソース及びドレイン・オーミックコンタクトと、を含む。
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【課題】半導体基板をドープする方法、特に、注入源に対する基板の傾斜角を変えることによってドーパントを注入する方法を提供する。
【解決手段】基板にドーパントを注入する方法、及びそのような注入を利用して半導体素子を製造する方法。ドーパントを注入する方法は、他の段階の中でもとりわけ、注入プラテン（３０５）上又はその上に位置する基板（３１０）を注入源（３２０）に対して第１の方向の軸線に関して傾斜させる段階と、第１の方向に傾斜した基板（３１０）を使用して注入線量の一部分を注入する段階と、次に、基板（３１０）を第１の方向と反対の第２の方向に傾斜させる段階と、第２の方向に傾斜した基板（３１０）を使用して注入線量の別の部分を注入する段階とを含む。 （もっと読む）