半導体装置
【課題】 ゲート電極下の絶縁膜の実装時のストレスによるクラックの発生を防止できるようにした半導体装置及びその製造方法、半導体装置の設計方法を提供する。
【解決手段】 シリコン基板１に設けられたトランジスタと、このトランジスタを覆うようにシリコン基板１上に設けられた層間絶縁膜２１と、層間絶縁膜２１上にＡｌパッド３１を介して設けられたバンプ電極４１とを有し、バンプ電極４１下方の領域のシリコン基板１には、トランジスタとしてゲート電極１１の周縁部下のシリコン酸化膜が当該ゲート電極１１の中央部下のシリコン酸化膜よりも厚いＭＯＳトランジスタ１０のみが設けられ、それ以外の領域のシリコン基板１には、トランジスタとしてゲート電極の中央部下からその周縁部下にかけてのシリコン酸化膜の厚さが均一なＭＯＳトランジスタ７０が設けられている。
【解決手段】 シリコン基板１に設けられたトランジスタと、このトランジスタを覆うようにシリコン基板１上に設けられた層間絶縁膜２１と、層間絶縁膜２１上にＡｌパッド３１を介して設けられたバンプ電極４１とを有し、バンプ電極４１下方の領域のシリコン基板１には、トランジスタとしてゲート電極１１の周縁部下のシリコン酸化膜が当該ゲート電極１１の中央部下のシリコン酸化膜よりも厚いＭＯＳトランジスタ１０のみが設けられ、それ以外の領域のシリコン基板１には、トランジスタとしてゲート電極の中央部下からその周縁部下にかけてのシリコン酸化膜の厚さが均一なＭＯＳトランジスタ７０が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、半導体装置の設計方法に関し、特に、バンプ電極下方の領域において、ゲート電極下の絶縁膜でのクラックの発生を防止できるようにした技術に関する。
【背景技術】
【０００２】
図７（Ａ）は従来例に係る半導体装置２００の構成例を示す断面図である。図７（Ａ）に示すように、この半導体装置２００は、シリコン基板１と、このシリコン基板１上に形成されたＭＯＳトランジスタ８０と、シリコン基板１上に設けられてＭＯＳトランジスタ８０を覆う層間絶縁膜２１と、この層間絶縁膜２１上に設けられたＡｌパッド３１と、層間絶縁膜２１上に設けられてＡｌパッド３１上の周縁を覆うパッシベーション膜３３と、このパッシベーション膜３３下から露出したＡｌパッド３１上に設けられたバンプ電極４１と、を含んだ構成となっている。この半導体装置２００では、層間絶縁膜２１を介してＭＯＳトランジスタ８０の上方にＡｌパッド３１が形成されており、このような構成により、チップ面積の縮小が図られている。
【０００３】
また、この種の従来の技術としては、例えば特許文献１に開示されたものがある。即ち、上記公報には、半導体素子上にＡｌパッドを形成され、さらに、このＡｌパッドにスリットが形成された半導体装置が開示されており、かかる半導体装置にあっては、半導体素子上にＡｌパッドを有することでチップの微細化が図れ、更には、スリットの存在により、Ａｌの熱応力等によるストレスの影響を抑制でき、層間絶縁膜へのクラックの発生を抑制できる、というものであった。
【特許文献１】特開２００２−１５１４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、図７（Ａ）に示したような半導体装置２００や、上記特許公報に開示されたような半導体装置によれば、チップ面積の縮小（チップの微細化）が可能である。
しかしながら、本発明者は、図７（Ａ）に示した構造のＴＥＧを形成し、このＴＥＧ
を配線基板に実装して動作させたところ、バンプ電極の真下方向に位置するＭＯＳトランジスタにおいて、ゲート電極とシリコン基板との間で電流リーク（不良）が多く発生し、その一方で、バンプ電極の真下方向から外れた領域に位置するＭＯＳトランジスタでは、上記のような電流リークがほとんど発生しない、という問題に直面した。
【０００５】
このような問題に対して、本発明者がホットエレクトロン解析装置を用いて、電流リークの経路を解析したところ、図７（Ｂ）に示すように、ゲート電極８１の端部下のゲート酸化膜８２にクラックが発生しており、このクラックを経路としてゲート電極８１とシリコン基板１との間で電流がリークしている、という知見を得た。このようなゲート電極８１の端部下でのクラックの発生及び、このクラックを経路とした電流リークの発生は、特に、ゲート酸化膜８２が１５０［Å］以下の厚さに形成されたＴＥＧで多発することが分かった。
【０００６】
本発明は、このような解決すべき問題に着目してなされたものであって、ゲート電極下の絶縁膜の実装時のストレスによるクラックの発生を防止できるようにした半導体装置及びその製造方法、半導体装置の設計方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〕 上記目的を達成するために、発明１の半導体装置は、半導体基板に設けられたトランジスタと、前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを有し、前記バンプ電極下方の領域の前記半導体基板には、前記トランジスタとしてゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみが設けられ、それ以外の領域の前記半導体基板には、前記トランジスタとしてゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタが設けられていることを特徴とするものである。
【０００８】
このような構成であれば、バンプ電極下方の領域に形成された一のトランジスタの絶縁膜において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路としたゲート電極と半導体基板間での電流リークを防止することができる。
【０００９】
〔発明２〕 発明２の半導体装置は、発明１の半導体装置において、前記一のトランジスタの前記ゲート電極の中央部下の絶縁膜と、前記他のトランジスタの前記ゲート電極下の絶縁膜とが同じ厚さであることを特徴とするものである。ここで、「同じ」とは、絶縁膜の厚さの数値が厳密に同じである場合と、設計上の厚さが同じでも、その成膜時のプロセスのばらつきによって、その厚さに多少のばらつきがある場合（即ち、ほぼ同じである場合）との両方を含む意味である。
発明２の半導体装置によれば、一のトランジスタと他のトランジスタの電気的特性（例えば、閾値電圧等）をほぼ同じにすることができる。
【００１０】
〔発明３〕 発明３の半導体装置は、発明１又は発明２の半導体装置において、前記一のトランジスタは、ＬＯＣＯＳオフセット構造のトランジスタであることを特徴とするものである。ここで、ＬＯＣＯＳオフセット構造とは、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）プロセスによって、ゲート電極の周縁部下の絶縁膜だけが厚膜化された構造のことである。
【００１１】
発明３の半導体装置によれば、半導体基板に素子分離用のＬＯＣＯＳ層を形成する際に、このＬＯＣＯＳ層の形成と同時に、ゲート電極の周縁部下の絶縁膜を厚膜化することができるので、厚膜化のための工程の追加が少なくて済む。
【００１２】
〔発明４〕 発明４の半導体装置は、発明１又は発明２の半導体装置において、前記一のトランジスタは、ＨＴＯオフセット構造のトランジスタであることを特徴とするものである。ここで、ＨＴＯオフセット構造とは、ＨＴＯ（ ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）の選択的な形成によって、ゲート電極の周縁部下の絶縁膜だけが厚膜化された構造のことである。
発明４の半導体装置によれば、ＬＯＣＯＳ特有のバーズビークがないので、発明２と比べて、半導体装置の素子サイズを小さくすることができる。
【００１３】
〔発明５〕 発明５の半導体装置は、発明１又は発明２の半導体装置において、前記一のトランジスタは、ＳＴＩオフセット構造のトランジスタであることを特徴とするものである。ここで、ＳＴＩオフセット構造とは、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）プロセスによって、ゲート電極の周縁部下の絶縁膜だけが厚膜化された構造のことである。
【００１４】
発明５の半導体装置によれば、ＬＯＣＯＳ特有のバーズビークがないので、発明２と比べて、半導体装置の素子サイズを小さくすることができる。また、半導体基板に素子分離用のＳＴＩ層を形成する際に、このＳＴＩ層の形成と同時に、ゲート電極の周縁部下の絶縁膜を厚膜化することができるので、発明３と比べて、厚膜化のためにＨＴＯを別工程で形成する必要がなく、厚膜化のための工程の追加が少なくて済む。
【００１５】
〔発明６〕 発明６の半導体装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にパッドを介してバンプ電極を形成する工程とを含み、前記トランジスタを形成する工程では、前記バンプ電極が形成される領域の下方の前記半導体基板には、ゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみを形成し、それ以外の領域の前記半導体基板には、ゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタを形成することを特徴とするものである。
【００１６】
このような構成であれば、バンプ電極下方の領域に形成した一のトランジスタの絶縁膜において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。
【００１７】
〔発明７〕 発明７の半導体装置の設計方法は、半導体基板に設けられたトランジスタと、前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを含んで構成される半導体装置の設計方法であって、前記バンプ電極の位置を検出する処理と、検出された前記位置の下方に設けられる前記トランジスタを特定する処理と、特定された前記トランジスタのみをゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタとし、それ以外の前記トランジスタはゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタとする処理と、を実行することを特徴とするものである。
【００１８】
このような構成であれば、バンプ電極下方の領域に設けられた一のトランジスタの絶縁膜において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１（Ａ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。図１（Ａ）に示すように、この半導体装置１００は、シリコン基板（Ｐ−ｓｕｂ）１と、このシリコン基板１上に形成された２種類のＭＯＳトランジスタ１０，７０と、各ＭＯＳトランジスタ１０，７０間を素子分離するＬＯＣＯＳ層３と、シリコン基板１上に設けられてＭＯＳトランジスタ１０，７０やＬＯＣＯＳ層３等を覆う層間絶縁膜２１と、この層間絶縁膜２１上に設けられたＡｌパッド３１と、層間絶縁膜２１上に設けられてＡｌパッド３１上の周縁を覆うパッシベーション膜３３と、このパッシベーション膜３３下から露出したＡｌパッド３１上に設けられたバンプ電極４１と、を含んだ構成となっている。
【００２０】
層間絶縁膜２１は、例えばシリコン酸化膜である。また、パッシベーション膜３３は、例えばシリコン酸化膜とシリコン窒化膜とが積層された膜である。この半導体装置１００では、層間絶縁膜２１を介してＭＯＳトランジスタ１０の上方にＡｌパッド３１が形成されており、このような構成により、チップ面積の縮小が図られている。
図１（Ａ）に示すように、この半導体装置１００では、バンプ電極４１が形成された領域（以下、「バンプ領域」という。）の下方に形成されたトランジスタはＭＯＳトランジスタ１０だけであり、バンプ電極４１が形成されていない領域（以下、「非バンプ領域」という。）の下方に形成されたトランジスタは通常構造のＭＯＳトランジスタ７０だけとなっている。
【００２１】
図１（Ｂ）は、ＭＯＳトランジスタ１０の構成例を示す断面図である。図１（Ｂ）に示すＭＯＳトランジスタ１０は、ゲート電極１１と、ゲート酸化膜１２と、ソース又はドレイン（以下、Ｓ／Ｄ）層１７ａ及び１７ｂと、ＬＯＣＯＳオフセット層１３と、ＮＳＴ層１５と、を含んだ構成となっている。ゲート電極１１は、例えばリンがドープされたポリシリコンからなるものである。また、ゲート酸化膜１２は、例えばシリコン酸化膜からなるものであり、その厚さは例えば１２０〜１５０［Å］程度である。さらに、Ｓ／Ｄ層１７ａ，１７ｂは、例えばリン又は砒素等のＮ型不純物がシリコン基板１に拡散して形成された拡散層である。
【００２２】
また、ＬＯＣＯＳオフセット層１３は、ゲート酸化膜１２とＳ／Ｄ層１７ａとの間のシリコン基板１及び、ゲート酸化膜１２とＳ／Ｄ層１７ｂとの間のシリコン基板１、にそれぞれ設けられたシリコン酸化膜である。図１（Ｂ）に示すように、このＭＯＳトランジスタ１０では、ＬＯＣＯＳオフセット層１３はゲート酸化膜１２よりも厚く、このＬＯＣＯＳオフセット層１３によって、ゲート電極１１の周縁部下のシリコン酸化膜厚は、ゲート電極１１の中央部下のシリコン酸化膜厚よりも大きくなっている。このＭＯＳトランジスタ１０では、ＬＯＣＯＳオフセット層１３の厚さは、例えば２０００〜４０００［Å］程度である。
【００２３】
また、ＮＳＴ層１５はＮチャネルストッパー層の略称である。このＮＳＴ層１５は、ＬＯＣＯＳ層３オフセット層越しに、シリコン基板１に砒素、リン等のＮ型不純物が導入され、熱拡散されて形成された拡散層である。ゲート電極１１に設計閾値以上の電圧が印加されると、ゲート酸化膜１２下にＮ型に反転したチャネルが形成され、このチャネルとＮＳＴ層１５とを通って、ドレイン電流が流れるようになっている。
【００２４】
このように、ＬＯＣＯＳオフセット層１３によって、ゲート電極１１の周縁部下のシリコン酸化膜だけが厚膜化されたＭＯＳトランジスタの構造のことを、ＬＯＣＯＳオフセット構造ともいう。
図２は、ＭＯＳトランジスタ７０の構成例を示す断面図である。図２に示すように、非バンプ領域の下方に形成されたＭＯＳトランジスタ７０は通常の構造であり、ゲート電極７１と、ゲート酸化膜１２と、Ｓ／Ｄ層１７ａ，１７ｂと、を含んだ構成となっている。このＭＯＳトランジスタ７０には、ＬＯＣＯＳオフセット層１３やＮＳＴ層１５が無く、
ゲート電極７１とシリコン基板１との間にはゲート酸化膜１２だけが形成されているので、ゲート電極７１の中央部下からその周縁部下にかけてのシリコン酸化膜の膜厚は均一となっている。
【００２５】
図３（Ａ）〜（Ｄ）は、第１実施形態に係る半導体装置１００の製造方法を示す工程図である。次に、図１（Ａ）及び（Ｂ）に示した半導体装置１００の製造方法について説明する。
図３（Ａ）では、まず始めに、シリコン基板１にＬＯＣＯＳ層３及びＬＯＣＯＳオフセット層１３を形成する。即ち、シリコン窒化膜等の酸化防止膜（図示せず）をシリコン基板１上に部分的に形成し、この状態でシリコン基板１を熱酸化する。これにより、酸化防止膜で覆われていないシリコン基板１だけを酸化して、ＬＯＣＯＳ層３及びＬＯＣＯＳオフセット層１３を同時に形成する。ＬＯＣＯＳ層３及びＬＯＣＯＳオフセット層１３を形成した後で、シリコン基板１上から酸化防止膜を取り除く。
【００２６】
次に、フォトリソグラフィによって、シリコン基板１上にＬＯＣＯＳオフセット層１３を露出し、他の領域を覆うレジストパターン（以下、「第１レジストパターン」という。）Ｒ１を形成する。そして、図３（Ａ）に示すように、この第１レジストパターンＲ１をマスクにシリコン基板１に砒素、リン等のＮ型不純物を導入する。さらに、第１レジストパターンＲ１を除去した後で、シリコン基板１を熱処理する。このようなイオン注入及び熱拡散によって、シリコン基板１にＮＳＴ層１５を形成する。
【００２７】
次に、シリコン基板１に熱酸化処理を施して、図３（Ｂ）に示すようにゲート酸化膜１２を形成する。そして、このゲート酸化膜１２を形成したシリコン基板１の全面上にポリシリコン膜９を形成する。このポリシリコン膜９の形成は、例えばＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により行う。
【００２８】
次に、ＭＯＳトランジスタ１０用のゲート電極を形成する領域と、ゲート電極７１（図２参照。）を形成する領域とだけを覆い、その他の領域を露出するレジストパターン（以下、「第２レジストパターン」という。）Ｒ２を、フォトリソグラフィによってポリシリコン膜上に形成する。そして、図３（Ｃ）に示すように、この第２レジストパターンＲ２をマスクにポリシリコン膜をエッチングして、ゲート電極１１とゲート電極７１（図２参照。）とを同時に形成する。
【００２９】
次に、第２レジストパターンＲ２を除去する。そして、図３（Ｄ）に示すように、これらのゲート電極１１をマスクにして、シリコン基板１にリン又は砒素等のＮ型不純物をイオン注入し熱拡散して、Ｓ／Ｄ層１７ａ，１７ｂを形成する。その後、Ｓ／Ｄ層１７ａ，１７ｂを形成したシリコン基板１上に層間絶縁膜２１（図１（Ａ）参照。）やメタル配線（図示せず）等を順次形成し、さらに、この層間絶縁膜２１上にＡｌパッド３１（図１（Ａ）参照。）を形成する。
【００３０】
このＡｌパッド３１は、ＭＯＳトランジスタ１０上方（即ち、バンプ領域）の層間絶縁膜２１上に形成する。さらに、このＡｌパッド３１の上方を開口したパッシベーション膜３３（図１（Ａ）参照。）を層間絶縁膜２１上に形成し、このパッシベーション膜３３下から露出したＡｌパッド３１上にバンプ電極４１（図１（Ａ）参照。）を形成する。これにより、図１（Ａ）に示した半導体装置１００を完成させる。
【００３１】
バンプ電極４１の形成後は、この半導体装置１００を配線基板に実装する。この実装工程では、バンプ電極４１を配線基板のインナーリードや、アウターリードに接合するが、その接合方法は、高温と荷重とを加えての熱圧着である。そのため、バンプ電極４１下のＭＯＳトランジスタ１０には、この実装処理によってかなりのストレスが付加されるが、この第１実施形態に係る半導体装置１００によれば、ＭＯＳトランジスタ１０のゲート電極１１の周縁部下にはＬＯＣＯＳオフセット層１３が存在し、その厚さはゲート酸化膜１２よりも厚くなっているので、実装時のストレスに耐えることができる。
【００３２】
従って、このゲート電極１１の周縁部下でのクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。これにより、安定した高品質のＩＣ製品を提供することができる。
また、この半導体装置１００では、ＭＯＳトランジスタ１０のゲート電極１１の中央部下のシリコン酸化膜と、ＭＯＳトランジスタ７０のゲート電極７１の中央部下のシリコン酸化膜とが、同じ厚さとなっている（即ち、ＭＯＳトランジスタ１０，７０間で、ゲート酸化膜１２の膜厚は同じである。）。従って、ＭＯＳトランジスタ１０，７０間で、その電気的特性（例えば、閾値電圧等）をほぼ同じにすることができる。
【００３３】
さらに、この半導体装置１００の製造方法によれば、シリコン基板１に素子分離用のＬＯＣＯＳ層３を形成すると同時に、ゲート電極１１周縁部下のシリコン酸化膜を厚膜化することができるので、厚膜化のための工程の追加が少なくて済む。
一方、本発明の実施の形態に係る半導体装置１００の設計方法は、バンプ電極４１の位置を検出する処理と、検出された位置の下方に設けられるトランジスタを特定する処理と、特定されたトランジスタのみをＭＯＳトランジスタ１０とし、それ以外のトランジスタはＭＯＳトランジスタ７０とする処理と、を実行することを特徴とするものである。
【００３４】
このような構成であれば、バンプ領域の下方に設けられたＭＯＳトランジスタ１０において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路としたゲート電極１１とシリコン基板１間での電流リークを防止することができる。
この第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、Ａｌパッド３１が本発明の「パッド」に対応している。また、ＭＯＳトランジスタ１０が本発明の「一のトランジスタ」に対応し、ＭＯＳトランジスタ７０が本発明の「他のトランジスタ」に対応している。さらに、ゲート酸化膜１２とＬＯＣＯＳオフセット層１３とが本発明の「絶縁膜」に対応している。
（２）第２実施形態
図４は、第２実施形態に係るＭＯＳトランジスタ５０の構成例を示す断面図である。この第２実施形態において、第１実施形態と異なる点は、図１（Ａ）に示した半導体装置１００において、ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１０を、図４に示すＭＯＳトランジスタ５０に置き換えた点だけである。その他の構成は、第１実施形態と同じである。従って、図４において、図１（Ａ）及び（Ｂ）と同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
【００３５】
図４に示すＭＯＳトランジスタ５０は、ゲート電極１１と、ゲート酸化膜１２と、Ｓ／Ｄ層１７ａ，１７ｂと、ＨＴＯ層５３と、ＮＳＴ層１５と、を含んだ構成となっている。ＨＴＯ層５３は、ゲート酸化膜１２とＳ／Ｄ層１７ａ，１７ｂとの間のシリコン基板１に設けられたシリコン酸化膜である。図４に示すように、このＭＯＳトランジスタ５０では、ＨＴＯ層５３はゲート酸化膜１２よりも厚く、このＨＴＯ層５３によって、ゲート電極１１の周縁部下のシリコン酸化膜厚は、ゲート電極１１の中央部下のシリコン酸化膜厚よりも大きくなっている。このＭＯＳトランジスタ５０では、ＨＴＯ層５３の厚さは、例えば２０００〜３０００［Å］程度である。
【００３６】
このように、ＨＴＯ層５３によって、ゲート電極１１の周縁部下のシリコン酸化膜だけが厚膜化されたＭＯＳトランジスタの構造のことを、ＨＴＯオフセット構造ともいう。
第２実施形態に係る半導体装置１００´では、バンプ領域の下方に形成されたトランジスタはＨＴＯオフセット構造を有するＭＯＳトランジスタ５０だけであり、非バンプ領域の下方に形成されたトランジスタは通常構造のＭＯＳトランジスタ７０（図２参照。）だけとなっている。
【００３７】
このような構成であれば、ＭＯＳトランジスタ５０のゲート電極１１の周縁部下にはＨＴＯ層５３が存在し、その厚さはゲート酸化膜１２よりも厚くなっているので、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。従って、第１実施形態と同様に、安定した高品質のＩＣ製品を提供することができる。
【００３８】
また、このＭＯＳトランジスタ５０では、ＬＯＣＯＳ層３特有のバーズビークがないので、第１実施形態で説明したＭＯＳトランジスタ１０と比べて、半導体装置の素子サイズを小さくすることができる。次に、このＭＯＳトランジスタ５０を含む半導体装置１００´の製造方法について説明する。
図５（Ａ）〜（Ｄ）は、第２実施形態に係る半導体装置１００´の製造方法を示す工程図である。図５（Ａ）では、まず始めに、シリコン基板１にＬＯＣＯＳ層３を形成する。次に、このＬＯＣＯＳ層３が形成されたシリコン基板１上にＨＴＯ層５３を形成する。このＨＴＯ層５３の形成方法は、例えば６００〜９００［℃］程度の熱ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜（図示せず）を形成する。次に、この図示しないシリコン酸化膜上に、ＨＴＯ層５３を形成する領域を覆い、その他の領域を露出するレジストパターン（図示せず）を形成する。そして、この図示しないレジストパターンをマスクにシリコン酸化膜をエッチングして、ＨＴＯ層５３を形成する。
【００３９】
次に、図５（Ａ）に示すように、フォトリソグラフィによって、シリコン基板１上にＨＴＯ層５３を露出し、他の領域を覆う第１レジストパターンＲ１を形成する。そして、図５（Ａ）に示すように、この第１レジストパターンＲ１をマスクにシリコン基板１に砒素、リン等のＮ型不純物を導入する。さらに、第１レジストパターンＲ１を除去した後で、シリコン基板１を熱処理する。このようなイオン注入及び熱拡散によって、シリコン基板１にＮＳＴ層１５を形成する。
【００４０】
これ以降の製造方法は、第１実施形態と同じである。即ち、図５（Ｂ）に示すようにゲート酸化膜１２を形成し、このゲート酸化膜１２を形成したシリコン基板１の全面上にポリシリコン膜９を形成する。そして、図５（Ｃ）に示すように、ＭＯＳトランジスタ用のゲート電極１１を形成する領域と、ゲート電極１１（図１（Ａ）参照。）を形成する領域とだけを覆い、その他の領域を露出する第２レジストパターンＲ２をポリシリコン膜上に形成する。そして、この第２レジストパターンＲ２をマスクにポリシリコン膜をエッチングして、ゲート電極１１とゲート電極７１（図２参照。）とを同時に形成する。
【００４１】
次に、図５（Ｄ）に示すように、これらのゲート電極１１をマスクにして、シリコン基板１にリン又は砒素等のＮ型不純物をイオン注入し熱拡散して、Ｓ／Ｄ層１７ａ，１７ｂを形成する。その後、Ｓ／Ｄ層１７ａ，１７ｂを形成したシリコン基板１上に層間絶縁膜２１（図１（Ａ）参照。）やメタル配線（図示せず）等を順次形成し、さらに、Ａｌパッド３１（図１（Ａ）参照。）とパッシベーション膜３３（図１（Ａ）参照。）とを順次形成する。そして、このパッシベーション膜３３下から露出したＡｌパッド３１上にバンプ電極４１（図１（Ａ）参照。）を形成して、第２実施形態に係る半導体装置１００´を完成させる。
【００４２】
この第２実施形態では、ＭＯＳトランジスタ５０が本発明の「一のトランジスタ」に対応し、ゲート酸化膜１２とＨＴＯ層５３とが本発明の「絶縁膜」に対応している。その他の対応関係は第１実施形態と同じである。
（３）第３実施形態
図６は、第３実施形態に係るＭＯＳトランジスタ６０の構成例を示す断面図である。この第３実施形態において、第１実施形態と異なる点は、図１（Ａ）に示した半導体装置１００において、ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１０を、図６に示すＭＯＳトランジスタ６０に置き換えた点と、素子分離用のＬＯＣＯＳ層３を素子分離用のＳＴＩ層４に置き換えた点だけである。その他の構成は、第１実施形態と同じである。従って、図６において、図１と同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
【００４３】
図６に示すＭＯＳトランジスタ６０は、ゲート電極１１と、ゲート酸化膜１２と、Ｓ／Ｄ層１７ａ，１７ｂと、ＳＴＩオフセット層６３と、ＮＳＴ層１５と、を含んだ構成となっている。ＳＴＩオフセット層６３は、ゲート酸化膜１２とＳ／Ｄ層１７ａとの間のシリコン基板１及び、ゲート酸化膜１２とＳ／Ｄ層１７ｂとの間のシリコン基板１、にそれぞれ設けられたシリコン酸化膜である。
【００４４】
図６に示すように、このＭＯＳトランジスタ６０では、ＳＴＩオフセット層６３はゲート酸化膜１２よりも厚く、このＳＴＩオフセット層６３によって、ゲート電極１１の周縁部下のシリコン酸化膜厚は、ゲート電極の中央部下のシリコン酸化膜厚よりも大きくなっている。このＭＯＳトランジスタ６０では、ＳＴＩオフセット層６３の厚さ（深さ）は、例えば４０００〜７０００［Å］程度である。
【００４５】
このように、ＳＴＩオフセット層６３によって、ゲート電極１１の周縁部下のシリコン酸化膜だけが厚膜化されたＭＯＳトランジスタの構造のことを、ＳＴＩオフセット構造ともいう。
第３実施形態に係る半導体装置１００´´では、バンプ領域の下方に形成されたトランジスタはＳＴＩオフセット構造を有するＭＯＳトランジスタ６０だけであり、非バンプ領域の下方に形成されたトランジスタは通常構造のＭＯＳトランジスタ７０（図２参照。）だけとなっている。
【００４６】
このような構成であれば、ＭＯＳトランジスタ６０のゲート電極１１の周縁部下にはＳＴＩオフセット層６３が存在し、その厚さはゲート酸化膜１２よりも厚くなっているので、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。従って、第１、第２実施形態と同様に、安定した高品質のＩＣ製品を提供することができる。
【００４７】
また、このＭＯＳトランジスタ６０では、ＬＯＣＯＳ層３特有のバーズビークがないので、第１実施形態で説明したＭＯＳトランジスタ１０と比べて、半導体装置の素子サイズを小さくすることができる。
さらに、この半導体装置１００´´を形成する場合には、シリコン基板１に素子分離用のＳＴＩ層４を形成すると同時に、ゲート電極１１周縁部下のシリコン酸化膜を厚膜化することができるので、厚膜化のための工程の追加が少なくて済む。
【００４８】
この第３実施形態では、ＭＯＳトランジスタ６０が本発明の「一のトランジスタ」に対応し、ゲート酸化膜１２とＳＴＩオフセット層６３とが本発明の「絶縁膜」に対応している。その他の対応関係は第１実施形態と同じである。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係る半導体装置１００及び、ＭＯＳトランジスタ１０の構成例を示す図。
【図２】ＭＯＳトランジスタ７０の構成例を示す図。
【図３】半導体装置１００の製造方法を示す工程図。
【図４】第２実施形態に係るＭＯＳトランジスタ５０の構成例を示す図。
【図５】半導体装置１００´の製造方法を示す工程図。
【図６】第３実施形態に係るＭＯＳトランジスタ６０の構成例を示す図。
【図７】従来例に係る半導体装置２００の構成例を示す図及び、その問題点を示す図。
【符号の説明】
【００５０】
１ シリコン基板、３ （素子分離用の）ＬＯＣＯＳ層、４ （素子分離用の）ＳＴＩ層、９ ポリシリコン膜、１０，５０，６０ ＭＯＳトランジスタ（一のトランジスタに対応）、１１，７１ ゲート電極、１２ ゲート酸化膜、１３ ＬＯＣＯＳオフセット層、１５ ＮＳＴ層、１７ａ，１７ｂ Ｓ／Ｄ層、２１ 層間絶縁膜、３１ Ａｌパッド、３３、パッシベーション膜、４１バンプ電極、 ５３ ＨＴＯ層、６３ ＳＴＩオフセット層、７０ ＭＯＳトランジスタ（他のトランジスタに対応）、１００，１００´，１００´´ 半導体装置、Ｒ１ 第１レジストパターン、Ｒ２ 第２レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、半導体装置の設計方法に関し、特に、バンプ電極下方の領域において、ゲート電極下の絶縁膜でのクラックの発生を防止できるようにした技術に関する。
【背景技術】
【０００２】
図７（Ａ）は従来例に係る半導体装置２００の構成例を示す断面図である。図７（Ａ）に示すように、この半導体装置２００は、シリコン基板１と、このシリコン基板１上に形成されたＭＯＳトランジスタ８０と、シリコン基板１上に設けられてＭＯＳトランジスタ８０を覆う層間絶縁膜２１と、この層間絶縁膜２１上に設けられたＡｌパッド３１と、層間絶縁膜２１上に設けられてＡｌパッド３１上の周縁を覆うパッシベーション膜３３と、このパッシベーション膜３３下から露出したＡｌパッド３１上に設けられたバンプ電極４１と、を含んだ構成となっている。この半導体装置２００では、層間絶縁膜２１を介してＭＯＳトランジスタ８０の上方にＡｌパッド３１が形成されており、このような構成により、チップ面積の縮小が図られている。
【０００３】
また、この種の従来の技術としては、例えば特許文献１に開示されたものがある。即ち、上記公報には、半導体素子上にＡｌパッドを形成され、さらに、このＡｌパッドにスリットが形成された半導体装置が開示されており、かかる半導体装置にあっては、半導体素子上にＡｌパッドを有することでチップの微細化が図れ、更には、スリットの存在により、Ａｌの熱応力等によるストレスの影響を抑制でき、層間絶縁膜へのクラックの発生を抑制できる、というものであった。
【特許文献１】特開２００２−１５１４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、図７（Ａ）に示したような半導体装置２００や、上記特許公報に開示されたような半導体装置によれば、チップ面積の縮小（チップの微細化）が可能である。
しかしながら、本発明者は、図７（Ａ）に示した構造のＴＥＧを形成し、このＴＥＧ
を配線基板に実装して動作させたところ、バンプ電極の真下方向に位置するＭＯＳトランジスタにおいて、ゲート電極とシリコン基板との間で電流リーク（不良）が多く発生し、その一方で、バンプ電極の真下方向から外れた領域に位置するＭＯＳトランジスタでは、上記のような電流リークがほとんど発生しない、という問題に直面した。
【０００５】
このような問題に対して、本発明者がホットエレクトロン解析装置を用いて、電流リークの経路を解析したところ、図７（Ｂ）に示すように、ゲート電極８１の端部下のゲート酸化膜８２にクラックが発生しており、このクラックを経路としてゲート電極８１とシリコン基板１との間で電流がリークしている、という知見を得た。このようなゲート電極８１の端部下でのクラックの発生及び、このクラックを経路とした電流リークの発生は、特に、ゲート酸化膜８２が１５０［Å］以下の厚さに形成されたＴＥＧで多発することが分かった。
【０００６】
本発明は、このような解決すべき問題に着目してなされたものであって、ゲート電極下の絶縁膜の実装時のストレスによるクラックの発生を防止できるようにした半導体装置及びその製造方法、半導体装置の設計方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〕 上記目的を達成するために、発明１の半導体装置は、半導体基板に設けられたトランジスタと、前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを有し、前記バンプ電極下方の領域の前記半導体基板には、前記トランジスタとしてゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみが設けられ、それ以外の領域の前記半導体基板には、前記トランジスタとしてゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタが設けられていることを特徴とするものである。
【０００８】
このような構成であれば、バンプ電極下方の領域に形成された一のトランジスタの絶縁膜において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路としたゲート電極と半導体基板間での電流リークを防止することができる。
【０００９】
〔発明２〕 発明２の半導体装置は、発明１の半導体装置において、前記一のトランジスタの前記ゲート電極の中央部下の絶縁膜と、前記他のトランジスタの前記ゲート電極下の絶縁膜とが同じ厚さであることを特徴とするものである。ここで、「同じ」とは、絶縁膜の厚さの数値が厳密に同じである場合と、設計上の厚さが同じでも、その成膜時のプロセスのばらつきによって、その厚さに多少のばらつきがある場合（即ち、ほぼ同じである場合）との両方を含む意味である。
発明２の半導体装置によれば、一のトランジスタと他のトランジスタの電気的特性（例えば、閾値電圧等）をほぼ同じにすることができる。
【００１０】
〔発明３〕 発明３の半導体装置は、発明１又は発明２の半導体装置において、前記一のトランジスタは、ＬＯＣＯＳオフセット構造のトランジスタであることを特徴とするものである。ここで、ＬＯＣＯＳオフセット構造とは、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）プロセスによって、ゲート電極の周縁部下の絶縁膜だけが厚膜化された構造のことである。
【００１１】
発明３の半導体装置によれば、半導体基板に素子分離用のＬＯＣＯＳ層を形成する際に、このＬＯＣＯＳ層の形成と同時に、ゲート電極の周縁部下の絶縁膜を厚膜化することができるので、厚膜化のための工程の追加が少なくて済む。
【００１２】
〔発明４〕 発明４の半導体装置は、発明１又は発明２の半導体装置において、前記一のトランジスタは、ＨＴＯオフセット構造のトランジスタであることを特徴とするものである。ここで、ＨＴＯオフセット構造とは、ＨＴＯ（ ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）の選択的な形成によって、ゲート電極の周縁部下の絶縁膜だけが厚膜化された構造のことである。
発明４の半導体装置によれば、ＬＯＣＯＳ特有のバーズビークがないので、発明２と比べて、半導体装置の素子サイズを小さくすることができる。
【００１３】
〔発明５〕 発明５の半導体装置は、発明１又は発明２の半導体装置において、前記一のトランジスタは、ＳＴＩオフセット構造のトランジスタであることを特徴とするものである。ここで、ＳＴＩオフセット構造とは、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）プロセスによって、ゲート電極の周縁部下の絶縁膜だけが厚膜化された構造のことである。
【００１４】
発明５の半導体装置によれば、ＬＯＣＯＳ特有のバーズビークがないので、発明２と比べて、半導体装置の素子サイズを小さくすることができる。また、半導体基板に素子分離用のＳＴＩ層を形成する際に、このＳＴＩ層の形成と同時に、ゲート電極の周縁部下の絶縁膜を厚膜化することができるので、発明３と比べて、厚膜化のためにＨＴＯを別工程で形成する必要がなく、厚膜化のための工程の追加が少なくて済む。
【００１５】
〔発明６〕 発明６の半導体装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にパッドを介してバンプ電極を形成する工程とを含み、前記トランジスタを形成する工程では、前記バンプ電極が形成される領域の下方の前記半導体基板には、ゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみを形成し、それ以外の領域の前記半導体基板には、ゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタを形成することを特徴とするものである。
【００１６】
このような構成であれば、バンプ電極下方の領域に形成した一のトランジスタの絶縁膜において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。
【００１７】
〔発明７〕 発明７の半導体装置の設計方法は、半導体基板に設けられたトランジスタと、前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを含んで構成される半導体装置の設計方法であって、前記バンプ電極の位置を検出する処理と、検出された前記位置の下方に設けられる前記トランジスタを特定する処理と、特定された前記トランジスタのみをゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタとし、それ以外の前記トランジスタはゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタとする処理と、を実行することを特徴とするものである。
【００１８】
このような構成であれば、バンプ電極下方の領域に設けられた一のトランジスタの絶縁膜において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１（Ａ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。図１（Ａ）に示すように、この半導体装置１００は、シリコン基板（Ｐ−ｓｕｂ）１と、このシリコン基板１上に形成された２種類のＭＯＳトランジスタ１０，７０と、各ＭＯＳトランジスタ１０，７０間を素子分離するＬＯＣＯＳ層３と、シリコン基板１上に設けられてＭＯＳトランジスタ１０，７０やＬＯＣＯＳ層３等を覆う層間絶縁膜２１と、この層間絶縁膜２１上に設けられたＡｌパッド３１と、層間絶縁膜２１上に設けられてＡｌパッド３１上の周縁を覆うパッシベーション膜３３と、このパッシベーション膜３３下から露出したＡｌパッド３１上に設けられたバンプ電極４１と、を含んだ構成となっている。
【００２０】
層間絶縁膜２１は、例えばシリコン酸化膜である。また、パッシベーション膜３３は、例えばシリコン酸化膜とシリコン窒化膜とが積層された膜である。この半導体装置１００では、層間絶縁膜２１を介してＭＯＳトランジスタ１０の上方にＡｌパッド３１が形成されており、このような構成により、チップ面積の縮小が図られている。
図１（Ａ）に示すように、この半導体装置１００では、バンプ電極４１が形成された領域（以下、「バンプ領域」という。）の下方に形成されたトランジスタはＭＯＳトランジスタ１０だけであり、バンプ電極４１が形成されていない領域（以下、「非バンプ領域」という。）の下方に形成されたトランジスタは通常構造のＭＯＳトランジスタ７０だけとなっている。
【００２１】
図１（Ｂ）は、ＭＯＳトランジスタ１０の構成例を示す断面図である。図１（Ｂ）に示すＭＯＳトランジスタ１０は、ゲート電極１１と、ゲート酸化膜１２と、ソース又はドレイン（以下、Ｓ／Ｄ）層１７ａ及び１７ｂと、ＬＯＣＯＳオフセット層１３と、ＮＳＴ層１５と、を含んだ構成となっている。ゲート電極１１は、例えばリンがドープされたポリシリコンからなるものである。また、ゲート酸化膜１２は、例えばシリコン酸化膜からなるものであり、その厚さは例えば１２０〜１５０［Å］程度である。さらに、Ｓ／Ｄ層１７ａ，１７ｂは、例えばリン又は砒素等のＮ型不純物がシリコン基板１に拡散して形成された拡散層である。
【００２２】
また、ＬＯＣＯＳオフセット層１３は、ゲート酸化膜１２とＳ／Ｄ層１７ａとの間のシリコン基板１及び、ゲート酸化膜１２とＳ／Ｄ層１７ｂとの間のシリコン基板１、にそれぞれ設けられたシリコン酸化膜である。図１（Ｂ）に示すように、このＭＯＳトランジスタ１０では、ＬＯＣＯＳオフセット層１３はゲート酸化膜１２よりも厚く、このＬＯＣＯＳオフセット層１３によって、ゲート電極１１の周縁部下のシリコン酸化膜厚は、ゲート電極１１の中央部下のシリコン酸化膜厚よりも大きくなっている。このＭＯＳトランジスタ１０では、ＬＯＣＯＳオフセット層１３の厚さは、例えば２０００〜４０００［Å］程度である。
【００２３】
また、ＮＳＴ層１５はＮチャネルストッパー層の略称である。このＮＳＴ層１５は、ＬＯＣＯＳ層３オフセット層越しに、シリコン基板１に砒素、リン等のＮ型不純物が導入され、熱拡散されて形成された拡散層である。ゲート電極１１に設計閾値以上の電圧が印加されると、ゲート酸化膜１２下にＮ型に反転したチャネルが形成され、このチャネルとＮＳＴ層１５とを通って、ドレイン電流が流れるようになっている。
【００２４】
このように、ＬＯＣＯＳオフセット層１３によって、ゲート電極１１の周縁部下のシリコン酸化膜だけが厚膜化されたＭＯＳトランジスタの構造のことを、ＬＯＣＯＳオフセット構造ともいう。
図２は、ＭＯＳトランジスタ７０の構成例を示す断面図である。図２に示すように、非バンプ領域の下方に形成されたＭＯＳトランジスタ７０は通常の構造であり、ゲート電極７１と、ゲート酸化膜１２と、Ｓ／Ｄ層１７ａ，１７ｂと、を含んだ構成となっている。このＭＯＳトランジスタ７０には、ＬＯＣＯＳオフセット層１３やＮＳＴ層１５が無く、
ゲート電極７１とシリコン基板１との間にはゲート酸化膜１２だけが形成されているので、ゲート電極７１の中央部下からその周縁部下にかけてのシリコン酸化膜の膜厚は均一となっている。
【００２５】
図３（Ａ）〜（Ｄ）は、第１実施形態に係る半導体装置１００の製造方法を示す工程図である。次に、図１（Ａ）及び（Ｂ）に示した半導体装置１００の製造方法について説明する。
図３（Ａ）では、まず始めに、シリコン基板１にＬＯＣＯＳ層３及びＬＯＣＯＳオフセット層１３を形成する。即ち、シリコン窒化膜等の酸化防止膜（図示せず）をシリコン基板１上に部分的に形成し、この状態でシリコン基板１を熱酸化する。これにより、酸化防止膜で覆われていないシリコン基板１だけを酸化して、ＬＯＣＯＳ層３及びＬＯＣＯＳオフセット層１３を同時に形成する。ＬＯＣＯＳ層３及びＬＯＣＯＳオフセット層１３を形成した後で、シリコン基板１上から酸化防止膜を取り除く。
【００２６】
次に、フォトリソグラフィによって、シリコン基板１上にＬＯＣＯＳオフセット層１３を露出し、他の領域を覆うレジストパターン（以下、「第１レジストパターン」という。）Ｒ１を形成する。そして、図３（Ａ）に示すように、この第１レジストパターンＲ１をマスクにシリコン基板１に砒素、リン等のＮ型不純物を導入する。さらに、第１レジストパターンＲ１を除去した後で、シリコン基板１を熱処理する。このようなイオン注入及び熱拡散によって、シリコン基板１にＮＳＴ層１５を形成する。
【００２７】
次に、シリコン基板１に熱酸化処理を施して、図３（Ｂ）に示すようにゲート酸化膜１２を形成する。そして、このゲート酸化膜１２を形成したシリコン基板１の全面上にポリシリコン膜９を形成する。このポリシリコン膜９の形成は、例えばＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により行う。
【００２８】
次に、ＭＯＳトランジスタ１０用のゲート電極を形成する領域と、ゲート電極７１（図２参照。）を形成する領域とだけを覆い、その他の領域を露出するレジストパターン（以下、「第２レジストパターン」という。）Ｒ２を、フォトリソグラフィによってポリシリコン膜上に形成する。そして、図３（Ｃ）に示すように、この第２レジストパターンＲ２をマスクにポリシリコン膜をエッチングして、ゲート電極１１とゲート電極７１（図２参照。）とを同時に形成する。
【００２９】
次に、第２レジストパターンＲ２を除去する。そして、図３（Ｄ）に示すように、これらのゲート電極１１をマスクにして、シリコン基板１にリン又は砒素等のＮ型不純物をイオン注入し熱拡散して、Ｓ／Ｄ層１７ａ，１７ｂを形成する。その後、Ｓ／Ｄ層１７ａ，１７ｂを形成したシリコン基板１上に層間絶縁膜２１（図１（Ａ）参照。）やメタル配線（図示せず）等を順次形成し、さらに、この層間絶縁膜２１上にＡｌパッド３１（図１（Ａ）参照。）を形成する。
【００３０】
このＡｌパッド３１は、ＭＯＳトランジスタ１０上方（即ち、バンプ領域）の層間絶縁膜２１上に形成する。さらに、このＡｌパッド３１の上方を開口したパッシベーション膜３３（図１（Ａ）参照。）を層間絶縁膜２１上に形成し、このパッシベーション膜３３下から露出したＡｌパッド３１上にバンプ電極４１（図１（Ａ）参照。）を形成する。これにより、図１（Ａ）に示した半導体装置１００を完成させる。
【００３１】
バンプ電極４１の形成後は、この半導体装置１００を配線基板に実装する。この実装工程では、バンプ電極４１を配線基板のインナーリードや、アウターリードに接合するが、その接合方法は、高温と荷重とを加えての熱圧着である。そのため、バンプ電極４１下のＭＯＳトランジスタ１０には、この実装処理によってかなりのストレスが付加されるが、この第１実施形態に係る半導体装置１００によれば、ＭＯＳトランジスタ１０のゲート電極１１の周縁部下にはＬＯＣＯＳオフセット層１３が存在し、その厚さはゲート酸化膜１２よりも厚くなっているので、実装時のストレスに耐えることができる。
【００３２】
従って、このゲート電極１１の周縁部下でのクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。これにより、安定した高品質のＩＣ製品を提供することができる。
また、この半導体装置１００では、ＭＯＳトランジスタ１０のゲート電極１１の中央部下のシリコン酸化膜と、ＭＯＳトランジスタ７０のゲート電極７１の中央部下のシリコン酸化膜とが、同じ厚さとなっている（即ち、ＭＯＳトランジスタ１０，７０間で、ゲート酸化膜１２の膜厚は同じである。）。従って、ＭＯＳトランジスタ１０，７０間で、その電気的特性（例えば、閾値電圧等）をほぼ同じにすることができる。
【００３３】
さらに、この半導体装置１００の製造方法によれば、シリコン基板１に素子分離用のＬＯＣＯＳ層３を形成すると同時に、ゲート電極１１周縁部下のシリコン酸化膜を厚膜化することができるので、厚膜化のための工程の追加が少なくて済む。
一方、本発明の実施の形態に係る半導体装置１００の設計方法は、バンプ電極４１の位置を検出する処理と、検出された位置の下方に設けられるトランジスタを特定する処理と、特定されたトランジスタのみをＭＯＳトランジスタ１０とし、それ以外のトランジスタはＭＯＳトランジスタ７０とする処理と、を実行することを特徴とするものである。
【００３４】
このような構成であれば、バンプ領域の下方に設けられたＭＯＳトランジスタ１０において、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路としたゲート電極１１とシリコン基板１間での電流リークを防止することができる。
この第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、Ａｌパッド３１が本発明の「パッド」に対応している。また、ＭＯＳトランジスタ１０が本発明の「一のトランジスタ」に対応し、ＭＯＳトランジスタ７０が本発明の「他のトランジスタ」に対応している。さらに、ゲート酸化膜１２とＬＯＣＯＳオフセット層１３とが本発明の「絶縁膜」に対応している。
（２）第２実施形態
図４は、第２実施形態に係るＭＯＳトランジスタ５０の構成例を示す断面図である。この第２実施形態において、第１実施形態と異なる点は、図１（Ａ）に示した半導体装置１００において、ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１０を、図４に示すＭＯＳトランジスタ５０に置き換えた点だけである。その他の構成は、第１実施形態と同じである。従って、図４において、図１（Ａ）及び（Ｂ）と同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
【００３５】
図４に示すＭＯＳトランジスタ５０は、ゲート電極１１と、ゲート酸化膜１２と、Ｓ／Ｄ層１７ａ，１７ｂと、ＨＴＯ層５３と、ＮＳＴ層１５と、を含んだ構成となっている。ＨＴＯ層５３は、ゲート酸化膜１２とＳ／Ｄ層１７ａ，１７ｂとの間のシリコン基板１に設けられたシリコン酸化膜である。図４に示すように、このＭＯＳトランジスタ５０では、ＨＴＯ層５３はゲート酸化膜１２よりも厚く、このＨＴＯ層５３によって、ゲート電極１１の周縁部下のシリコン酸化膜厚は、ゲート電極１１の中央部下のシリコン酸化膜厚よりも大きくなっている。このＭＯＳトランジスタ５０では、ＨＴＯ層５３の厚さは、例えば２０００〜３０００［Å］程度である。
【００３６】
このように、ＨＴＯ層５３によって、ゲート電極１１の周縁部下のシリコン酸化膜だけが厚膜化されたＭＯＳトランジスタの構造のことを、ＨＴＯオフセット構造ともいう。
第２実施形態に係る半導体装置１００´では、バンプ領域の下方に形成されたトランジスタはＨＴＯオフセット構造を有するＭＯＳトランジスタ５０だけであり、非バンプ領域の下方に形成されたトランジスタは通常構造のＭＯＳトランジスタ７０（図２参照。）だけとなっている。
【００３７】
このような構成であれば、ＭＯＳトランジスタ５０のゲート電極１１の周縁部下にはＨＴＯ層５３が存在し、その厚さはゲート酸化膜１２よりも厚くなっているので、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。従って、第１実施形態と同様に、安定した高品質のＩＣ製品を提供することができる。
【００３８】
また、このＭＯＳトランジスタ５０では、ＬＯＣＯＳ層３特有のバーズビークがないので、第１実施形態で説明したＭＯＳトランジスタ１０と比べて、半導体装置の素子サイズを小さくすることができる。次に、このＭＯＳトランジスタ５０を含む半導体装置１００´の製造方法について説明する。
図５（Ａ）〜（Ｄ）は、第２実施形態に係る半導体装置１００´の製造方法を示す工程図である。図５（Ａ）では、まず始めに、シリコン基板１にＬＯＣＯＳ層３を形成する。次に、このＬＯＣＯＳ層３が形成されたシリコン基板１上にＨＴＯ層５３を形成する。このＨＴＯ層５３の形成方法は、例えば６００〜９００［℃］程度の熱ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜（図示せず）を形成する。次に、この図示しないシリコン酸化膜上に、ＨＴＯ層５３を形成する領域を覆い、その他の領域を露出するレジストパターン（図示せず）を形成する。そして、この図示しないレジストパターンをマスクにシリコン酸化膜をエッチングして、ＨＴＯ層５３を形成する。
【００３９】
次に、図５（Ａ）に示すように、フォトリソグラフィによって、シリコン基板１上にＨＴＯ層５３を露出し、他の領域を覆う第１レジストパターンＲ１を形成する。そして、図５（Ａ）に示すように、この第１レジストパターンＲ１をマスクにシリコン基板１に砒素、リン等のＮ型不純物を導入する。さらに、第１レジストパターンＲ１を除去した後で、シリコン基板１を熱処理する。このようなイオン注入及び熱拡散によって、シリコン基板１にＮＳＴ層１５を形成する。
【００４０】
これ以降の製造方法は、第１実施形態と同じである。即ち、図５（Ｂ）に示すようにゲート酸化膜１２を形成し、このゲート酸化膜１２を形成したシリコン基板１の全面上にポリシリコン膜９を形成する。そして、図５（Ｃ）に示すように、ＭＯＳトランジスタ用のゲート電極１１を形成する領域と、ゲート電極１１（図１（Ａ）参照。）を形成する領域とだけを覆い、その他の領域を露出する第２レジストパターンＲ２をポリシリコン膜上に形成する。そして、この第２レジストパターンＲ２をマスクにポリシリコン膜をエッチングして、ゲート電極１１とゲート電極７１（図２参照。）とを同時に形成する。
【００４１】
次に、図５（Ｄ）に示すように、これらのゲート電極１１をマスクにして、シリコン基板１にリン又は砒素等のＮ型不純物をイオン注入し熱拡散して、Ｓ／Ｄ層１７ａ，１７ｂを形成する。その後、Ｓ／Ｄ層１７ａ，１７ｂを形成したシリコン基板１上に層間絶縁膜２１（図１（Ａ）参照。）やメタル配線（図示せず）等を順次形成し、さらに、Ａｌパッド３１（図１（Ａ）参照。）とパッシベーション膜３３（図１（Ａ）参照。）とを順次形成する。そして、このパッシベーション膜３３下から露出したＡｌパッド３１上にバンプ電極４１（図１（Ａ）参照。）を形成して、第２実施形態に係る半導体装置１００´を完成させる。
【００４２】
この第２実施形態では、ＭＯＳトランジスタ５０が本発明の「一のトランジスタ」に対応し、ゲート酸化膜１２とＨＴＯ層５３とが本発明の「絶縁膜」に対応している。その他の対応関係は第１実施形態と同じである。
（３）第３実施形態
図６は、第３実施形態に係るＭＯＳトランジスタ６０の構成例を示す断面図である。この第３実施形態において、第１実施形態と異なる点は、図１（Ａ）に示した半導体装置１００において、ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１０を、図６に示すＭＯＳトランジスタ６０に置き換えた点と、素子分離用のＬＯＣＯＳ層３を素子分離用のＳＴＩ層４に置き換えた点だけである。その他の構成は、第１実施形態と同じである。従って、図６において、図１と同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
【００４３】
図６に示すＭＯＳトランジスタ６０は、ゲート電極１１と、ゲート酸化膜１２と、Ｓ／Ｄ層１７ａ，１７ｂと、ＳＴＩオフセット層６３と、ＮＳＴ層１５と、を含んだ構成となっている。ＳＴＩオフセット層６３は、ゲート酸化膜１２とＳ／Ｄ層１７ａとの間のシリコン基板１及び、ゲート酸化膜１２とＳ／Ｄ層１７ｂとの間のシリコン基板１、にそれぞれ設けられたシリコン酸化膜である。
【００４４】
図６に示すように、このＭＯＳトランジスタ６０では、ＳＴＩオフセット層６３はゲート酸化膜１２よりも厚く、このＳＴＩオフセット層６３によって、ゲート電極１１の周縁部下のシリコン酸化膜厚は、ゲート電極の中央部下のシリコン酸化膜厚よりも大きくなっている。このＭＯＳトランジスタ６０では、ＳＴＩオフセット層６３の厚さ（深さ）は、例えば４０００〜７０００［Å］程度である。
【００４５】
このように、ＳＴＩオフセット層６３によって、ゲート電極１１の周縁部下のシリコン酸化膜だけが厚膜化されたＭＯＳトランジスタの構造のことを、ＳＴＩオフセット構造ともいう。
第３実施形態に係る半導体装置１００´´では、バンプ領域の下方に形成されたトランジスタはＳＴＩオフセット構造を有するＭＯＳトランジスタ６０だけであり、非バンプ領域の下方に形成されたトランジスタは通常構造のＭＯＳトランジスタ７０（図２参照。）だけとなっている。
【００４６】
このような構成であれば、ＭＯＳトランジスタ６０のゲート電極１１の周縁部下にはＳＴＩオフセット層６３が存在し、その厚さはゲート酸化膜１２よりも厚くなっているので、実装時のストレスによるクラックの発生を防止することができ、このクラックを経路とした電流リークを防止することができる。従って、第１、第２実施形態と同様に、安定した高品質のＩＣ製品を提供することができる。
【００４７】
また、このＭＯＳトランジスタ６０では、ＬＯＣＯＳ層３特有のバーズビークがないので、第１実施形態で説明したＭＯＳトランジスタ１０と比べて、半導体装置の素子サイズを小さくすることができる。
さらに、この半導体装置１００´´を形成する場合には、シリコン基板１に素子分離用のＳＴＩ層４を形成すると同時に、ゲート電極１１周縁部下のシリコン酸化膜を厚膜化することができるので、厚膜化のための工程の追加が少なくて済む。
【００４８】
この第３実施形態では、ＭＯＳトランジスタ６０が本発明の「一のトランジスタ」に対応し、ゲート酸化膜１２とＳＴＩオフセット層６３とが本発明の「絶縁膜」に対応している。その他の対応関係は第１実施形態と同じである。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係る半導体装置１００及び、ＭＯＳトランジスタ１０の構成例を示す図。
【図２】ＭＯＳトランジスタ７０の構成例を示す図。
【図３】半導体装置１００の製造方法を示す工程図。
【図４】第２実施形態に係るＭＯＳトランジスタ５０の構成例を示す図。
【図５】半導体装置１００´の製造方法を示す工程図。
【図６】第３実施形態に係るＭＯＳトランジスタ６０の構成例を示す図。
【図７】従来例に係る半導体装置２００の構成例を示す図及び、その問題点を示す図。
【符号の説明】
【００５０】
１ シリコン基板、３ （素子分離用の）ＬＯＣＯＳ層、４ （素子分離用の）ＳＴＩ層、９ ポリシリコン膜、１０，５０，６０ ＭＯＳトランジスタ（一のトランジスタに対応）、１１，７１ ゲート電極、１２ ゲート酸化膜、１３ ＬＯＣＯＳオフセット層、１５ ＮＳＴ層、１７ａ，１７ｂ Ｓ／Ｄ層、２１ 層間絶縁膜、３１ Ａｌパッド、３３、パッシベーション膜、４１バンプ電極、 ５３ ＨＴＯ層、６３ ＳＴＩオフセット層、７０ ＭＯＳトランジスタ（他のトランジスタに対応）、１００，１００´，１００´´ 半導体装置、Ｒ１ 第１レジストパターン、Ｒ２ 第２レジストパターン
【特許請求の範囲】
【請求項１】
半導体基板に設けられたトランジスタと、
前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを有し、
前記バンプ電極下方の領域の前記半導体基板には、前記トランジスタとしてゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみが設けられ、
それ以外の領域の前記半導体基板には、前記トランジスタとしてゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタが設けられていることを特徴とする半導体装置。
【請求項２】
前記一のトランジスタの前記ゲート電極の中央部下の絶縁膜と、前記他のトランジスタの前記ゲート電極下の絶縁膜とが同じ厚さであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一のトランジスタは、ＬＯＣＯＳオフセット構造のトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記一のトランジスタは、ＨＴＯオフセット構造のトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記一のトランジスタは、ＳＴＩオフセット構造のトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項６】
半導体基板にトランジスタを形成する工程と、
前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッドを介してバンプ電極を形成する工程とを含み、
前記トランジスタを形成する工程では、
前記バンプ電極が形成される領域の下方の前記半導体基板には、ゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみを形成し、
それ以外の領域の前記半導体基板には、ゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に設けられたトランジスタと、前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを含んで構成される半導体装置の設計方法であって、
前記バンプ電極の位置を検出する処理と、
検出された前記位置の下方に設けられる前記トランジスタを特定する処理と、
特定された前記トランジスタのみをゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタとし、それ以外の前記トランジスタはゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタとする処理と、を実行することを特徴とする半導体装置の設計方法。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の周縁部と前記半導体基板との間に設けられた、前記第１ゲート絶縁膜よりも厚いオフセット絶縁膜と、
前記半導体基板に設けられたソース及びドレインと、
前記半導体基板の上方に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられたパッド電極と、
前記パッド電極上に設けられ、該パッド電極の上方に開口を有するパッシベーション膜と、
前記開口に設けられ、且つ、前記第１ゲート電極の少なくとも一部の上方に設けられたバンプ電極と、を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記バンプ電極の下方の前記半導体基板には、前記オフセット絶縁膜を含む前記第１トランジスタのみが設けられていることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記バンプ電極の下方以外の前記半導体基板に設けられた、第２ゲート絶縁膜及び第２ゲート電極を含む第２トランジスタを含み、
前記第２ゲート電極の周縁部と前記半導体基板との間にはオフセット絶縁膜が無く、且つ、前記第２絶縁膜の厚さは、前記第２ゲート電極の中央部の下から当該第２ゲート電極の周縁部の下にかけて均一であることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記オフセット絶縁膜は、ＬＯＣＯＳであることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記オフセット絶縁膜は、ＳＴＩであることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記オフセット絶縁膜は、ＨＴＯであることを特徴とする半導体装置。
【請求項１】
半導体基板に設けられたトランジスタと、
前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを有し、
前記バンプ電極下方の領域の前記半導体基板には、前記トランジスタとしてゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみが設けられ、
それ以外の領域の前記半導体基板には、前記トランジスタとしてゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタが設けられていることを特徴とする半導体装置。
【請求項２】
前記一のトランジスタの前記ゲート電極の中央部下の絶縁膜と、前記他のトランジスタの前記ゲート電極下の絶縁膜とが同じ厚さであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一のトランジスタは、ＬＯＣＯＳオフセット構造のトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記一のトランジスタは、ＨＴＯオフセット構造のトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記一のトランジスタは、ＳＴＩオフセット構造のトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項６】
半導体基板にトランジスタを形成する工程と、
前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッドを介してバンプ電極を形成する工程とを含み、
前記トランジスタを形成する工程では、
前記バンプ電極が形成される領域の下方の前記半導体基板には、ゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタのみを形成し、
それ以外の領域の前記半導体基板には、ゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に設けられたトランジスタと、前記トランジスタを覆うように前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上にパッドを介して設けられたバンプ電極とを含んで構成される半導体装置の設計方法であって、
前記バンプ電極の位置を検出する処理と、
検出された前記位置の下方に設けられる前記トランジスタを特定する処理と、
特定された前記トランジスタのみをゲート電極の周縁部下の絶縁膜が当該ゲート電極の中央部下の絶縁膜よりも厚い一のトランジスタとし、それ以外の前記トランジスタはゲート電極の中央部下からその周縁部下にかけての絶縁膜の厚さが均一な他のトランジスタとする処理と、を実行することを特徴とする半導体装置の設計方法。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の周縁部と前記半導体基板との間に設けられた、前記第１ゲート絶縁膜よりも厚いオフセット絶縁膜と、
前記半導体基板に設けられたソース及びドレインと、
前記半導体基板の上方に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられたパッド電極と、
前記パッド電極上に設けられ、該パッド電極の上方に開口を有するパッシベーション膜と、
前記開口に設けられ、且つ、前記第１ゲート電極の少なくとも一部の上方に設けられたバンプ電極と、を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記バンプ電極の下方の前記半導体基板には、前記オフセット絶縁膜を含む前記第１トランジスタのみが設けられていることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記バンプ電極の下方以外の前記半導体基板に設けられた、第２ゲート絶縁膜及び第２ゲート電極を含む第２トランジスタを含み、
前記第２ゲート電極の周縁部と前記半導体基板との間にはオフセット絶縁膜が無く、且つ、前記第２絶縁膜の厚さは、前記第２ゲート電極の中央部の下から当該第２ゲート電極の周縁部の下にかけて均一であることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記オフセット絶縁膜は、ＬＯＣＯＳであることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記オフセット絶縁膜は、ＳＴＩであることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記オフセット絶縁膜は、ＨＴＯであることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−２４５０３７（Ｐ２００６−２４５０３７Ａ）
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願番号】特願２００５−５４６１０（Ｐ２００５−５４６１０）
【出願日】平成１７年２月２８日（２００５．２．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願日】平成１７年２月２８日（２００５．２．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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