【課題】 ゲート電極とドレイン領域間のリーク電流の増加を抑制する。
【解決手段】 半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、ゲート電極に第１の不純物を注入し、ゲート電極をマスクとして半導体基板に第１の不純物を注入する第１の不純物注入工程と、第１の不純物を活性化させる第１の熱処理を行う工程と、ゲート電極のゲート絶縁膜から離間させた位置に第２の不純物を注入する第２の不純物注入工程と、第２の不純物を含有する領域を活性化する形成する第２の熱処置を行う工程と、を含み、第１の不純物はリンからなる。 （もっと読む）

【課題】Ｎチャネル領域内、およびＰチャネル領域内のチャネルに印加するストレスを制御でき、面積の増加抑制および歩留まりの低下を実現できる半導体装置およびその製造方法を提供する。
【解決手段】Ｎチャネル領域２０１内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断する。Ｐチャネル領域２０２内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断後、酸素などをイオン注入する。その後、熱処理を加えてＮチャネル領域２０１内のコンタクトライナー５１３を収縮させてｎチャネルコンタクトライナー５１８を形成し、Ｐチャネル領域２０２内のコンタクトライナー５１３を膨張させてｐチャネルコンタクトライナー５１９を形成する。 （もっと読む）

【課題】ソース抵抗をさらに低減する疑似ＳＯＩ構造の半導体装置の提供。
【解決手段】第１および第２のゲート側壁絶縁膜２３ＷＡ〜２３ＷＤをマスクに、前記側壁絶縁膜のそれぞれ外側に、第１および第２の凹部２１ＴＡ〜２１ＴＤを形成する工程と、前記側壁絶縁膜のそれぞれ外側に、第１および第２のダミー側壁膜を形成する工程と、前記ダミー側壁膜２３ＤＡ〜２３ＤＤをマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、それぞれ第１および第２のシリコン酸化膜を形成する工程と、前記凹部に第１および第２のシリコン膜を充填する工程と、前記シリコン膜上に金属膜を堆積し、熱処理することにより、シリサイド領域が側壁絶縁膜の外端を超えて、前記ゲート電極２３Ａ，２３Ｂ直下の領域近傍にまで到達するようにシリサイド領域を形成する工程と、を含む。 （もっと読む）

【課題】配線を形成したときに電極と配線との密着性を向上できる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置１００ａの製造方法は、以下の工程を備えている。まず、炭化珪素半導体層１１０が準備される。そして、炭化珪素半導体層１１０の表面に、金属層が形成される。そして、金属層を熱処理することにより電極１５０が形成される。そして、電極１５０の表面の炭素を除去するためのエッチングが行なわれる。金属層を形成する工程では、金属層を熱処理する温度において炭素よりもシリコンとの反応性が高い金属層を形成する。 （もっと読む）

【課題】 基板上に形成された上面及び左右両側の側壁を備えた半導体ボディを有する半導体デバイス及びその製造方法を提供する。
【解決手段】 ゲート誘電体層が、半導体ボディの上面上及び半導体ボディの左右両側の側壁上に形成される。ゲート電極は、半導体ボディの上面上のゲート誘電体上に形成されると共に、半導体ボディの左右両側の側壁上のゲート誘電体に隣接して形成される。 （もっと読む）

【課題】ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供する。
【解決手段】第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタ１０と、第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタ２０と、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜１８と、第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜２８と、を有する。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能とする。
【解決手段】Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタ２と、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタ３とを有し、前記第１トランジスタ２のゲート絶縁膜２１と前記第２トランジスタ３のゲート絶縁膜２１は、前記ゲート電極側に金属不純物２２が存在していて、前記第１トランジスタ２のゲート電極２３ＮがＮ型のポリシリコンである、もしくは前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンである、もしくは前記第１トランジスタ２のゲート電極２３ＮがＰ型のポリシリコンであり前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンであることを特徴とする。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】ソース・ドレイン上のシリサイドの異常成長を抑制するとともに、ソース・ドレインの接合深さを浅く保つことができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、Ｎ型ウェル１０３ａ上にゲート絶縁膜１０４およびゲート電極１０５ａを形成する工程と、Ｎ型ウェル１０３ａのうちゲート電極１０５ａの両側方の領域にシリコンよりも大きく、Ｐ型の導電性を示す第１の元素を注入して第１のソース・ドレイン領域１１１ｃを形成する工程と、Ｎ型ウェル１０３ａのうちゲート電極１０５ａの両側方の領域にシリコンより小さく、Ｐ型の導電性を示す第２の元素を注入して第２のソース・ドレイン領域１１１ｄを形成する工程と、ソース・ドレイン領域１１１ａ上に金属シリサイド層１１２を形成する工程とを備えている。 （もっと読む）

【課題】互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現する。
【解決手段】第１のＭＩＳトランジスタＬＴｒは、第１の活性領域１ａに形成された第１のチャネル領域３ａと、第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜上に接する第１の導電部１２ａと、第２の導電部１３ａとを有する第１のゲート電極２０Ａとを備え、第２のＭＩＳトランジスタＨＴｒは、第２の活性領域１ｂに形成された第２のチャネル領域３ｂと、第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜上に接する第３の導電部１２ｂと、第４の導電部１３ｂとを有する第２のゲート電極２０Ｂとを備え、第３の導電部は、第１の導電部よりも薄い膜厚で且つ第１の導電部と同じ組成材料からなる。 （もっと読む）

【課題】 サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。
【解決手段】 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。 （もっと読む）

【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。 （もっと読む）

【課題】ＤＳＬを用いたＣＭＯＳトランジスタについて、ストレス膜の除膜時におけるシリサイド層へのダメージの無い製造方法を得る事を目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、ｐＭＯＳトランジスタ領域４１に選択的にシリサイド層３０を形成する工程、前記工程の後ｐＭＯＳトランジスタ領域４１の表面に選択的にストレス膜２３を形成する工程、ｎＭＯＳトランジスタ領域４０に選択的にシリサイド層３１を形成する工程、前記工程の後ｎＭＯＳトランジスタ領域４０の表面に選択的にストレス膜２７を形成する工程を備えて構成される。 （もっと読む）

【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。 （もっと読む）

【課題】 不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。
【解決手段】 半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０^１７ｃｍ^−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。 （もっと読む）

【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 （もっと読む）

【課題】最大ドレイン電流密度が高く、長時間の電力動作にも耐える信頼性の高い、実用的なダイヤモンド電界効果トランジスタを提供すること。
【解決手段】ｐ型またはｎ型の伝導性を有するダイヤモンド結晶層１をＣＶＤ装置などで成長させる。次に、金を蒸着させ、ソース電極２、ドレイン電極３を形成する。次に、７６Ｔｏｒｒに減圧したＣＶＤチャンバ内で、上記ダイヤモンド結晶層１に、酸素ガス、水素ガス、トリメチルアルミニウムを供給し、ソース電極２とドレイン電極３との間のゲート部に厚さ８ｎｍのＡｌ（ＯＨ）₃またはＡｌ_1-x-yＯ_xＨ_y化合物からなる絶縁層４を形成する。最後に、絶縁層４上にＡｌ金属膜６を蒸着させてゲート部を形成する。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】 金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能である半導体装置の製造方法を提供する。
【解決手段】 半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板上にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。 （もっと読む）

本明細書に記載される実施形態は、基板上の自然酸化表面を取り除くと同時に、下層の基板表面をパッシベートするための方法を提供する。一実施形態において、プロセスチャンバ内に、酸化物層を有する基板の位置決めを行い、基板の第１の温度を約８０℃未満に調整し、プロセスチャンバ内において、約１０以上のＮＨ_３／ＮＦ_３モル比を有するアンモニア及び三フッ化窒素を含むガス混合物からクリーニングプラズマを生成し、基板上にクリーニングプラズマを凝縮することを含む方法が提供される。ヘキサフルオロ酸アンモニウムを含む薄膜が、プラズマクリーニングプロセスの間に、自然酸化物から部分的に形成される。本方法は、さらに、プロセスチャンバ内において、約１００℃以上の第２の温度まで基板を加熱しつつ、基板から薄膜を取り除き、その上にパッシベーション表面を形成することを含む。
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