半導体装置およびその製造方法
【課題】ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能とする。
【解決手段】Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタ２と、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタ３とを有し、前記第１トランジスタ２のゲート絶縁膜２１と前記第２トランジスタ３のゲート絶縁膜２１は、前記ゲート電極側に金属不純物２２が存在していて、前記第１トランジスタ２のゲート電極２３ＮがＮ型のポリシリコンである、もしくは前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンである、もしくは前記第１トランジスタ２のゲート電極２３ＮがＰ型のポリシリコンであり前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンであることを特徴とする。
【解決手段】Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタ２と、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタ３とを有し、前記第１トランジスタ２のゲート絶縁膜２１と前記第２トランジスタ３のゲート絶縁膜２１は、前記ゲート電極側に金属不純物２２が存在していて、前記第１トランジスタ２のゲート電極２３ＮがＮ型のポリシリコンである、もしくは前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンである、もしくは前記第１トランジスタ２のゲート電極２３ＮがＰ型のポリシリコンであり前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンであることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来のＣＭＯＳにおいて、酸化シリコン膜よりも高い値の誘電率を持つ、いわゆる高誘電率（high-k）膜がゲート絶縁膜に使われ始めている。これは、技術導入の容易な低リーク電流の製品に使われ始めている（例えば、非特許文献１、２参照。）。また、ゲート絶縁膜にＨｆＳｉＯＮを使うことによって仕事関数を制御することが報告されている（例えば、非特許文献３参照。）。
【０００３】
しかしながら、仕事関数を適当な量（０．１Ｖ〜０．３Ｖ）だけ変化させるためのＨｆ量は、例えば１Ｅ１３／ｃｍ2〜５Ｅ１４／ｃｍ2と、非常に少ないことから、図７に示すように、従来のゲート電極１２３側のゲート絶縁膜１２１上にハフニウム（Ｈｆ）１２２を存在させるハフニウム（Ｈｆ）処理（例えば、特許文献１、２参照。）が施されている。このときのＰＦＥＴのゲート電極１２３はＰ型不純物がドーピングされており、ＮＦＥＴのゲート電極１２３はＮ型不純物がドーピングされている。
【０００４】
ハフニウム（Ｈｆ）などの金属不純物をゲート絶縁膜上に導入して、ゲート電極の仕事関数を変化させるメカニズムはまだ明らかになっていないが、いわゆるフェルミレベルピニング現象（例えば、非特許文献４参照。）、もしくは酸化ハフニウム膜の酸素欠陥に起因したダイポール分極（例えば、非特許文献５参照。）などによって説明されようと試みられている。この現象はハフニウム（Ｈｆ）のみならずアルミニウム（Ａｌ）でも報告（例えば、非特許文献４参照。）されており、多種多様な金属不純物によりＭＯＳＦＥＴのしきい値電圧の制御が提案されている。
【０００５】
非常に少ない量のハフニウム（Ｈｆ）を導入する目的は、低リークを達成できる高い閾値電圧を、低い不純物密度で達成することである。これにより、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制させる。
【０００６】
また、Ｐ型のＦＥＴ（以下、ＰＦＥＴという）のゲート電極にフェルミレベルピニングが起こらないようにする技術として、シリコン（Ｓｉ）を減らした白金（Ｐｔ）リッチシリサイドとホウ素（Ｂ）のドーピングの組み合わせる技術（例えば、特許文献３参照。）、Ｎ型のＦＥＴ（以下、ＮＦＥＴという）にニッケル（Ｎｉ）シリサイドとＰＦＥＴに白金（Ｐｔ）シリサイドの組み合わせる技術（例えば、特許文献４参照。）、ＰＦＥＴの高誘電率（high-k）膜を薄膜化することで、しきい値変化量の抑制する技術（例えば、特許文献５参照。）などが開示されている。
【０００７】
【特許文献１】特開２００６-９３６７０号公報、
【特許文献２】特開２００６-３３２１７９号公報、
【特許文献３】特開２００６-３４４７１３号公報
【特許文献４】特開２００６-８０１３３号公報
【特許文献５】特開２００６-３２７９０２号公報
【非特許文献１】“５５ナノメートルノードのＣＭＯＳロジックプロセス技術を実用レベルとして世界で初めて開発”［online］、平成１７年１２月５日、ＮＥＣ Ｅｌｅｃｔｒｏｎｉｃｓ、［平成１９年８月２７日検索］、インターネット＜URL：{ HYPERLINK "http://www.necel.com/news/ja/archive/0512/0501.html" ,http://www.necel.com/news/ja/archive/0512/0501.html}＞
【非特許文献２】“消費電力を大幅に低減した５５ナノメートルノードのセルベースＩＣの受注開始について”［online］、平成１９年１月１７日、ＮＥＣ Ｅｌｅｃｔｒｏｎｉｃｓ、［平成１９年８月２７日検索］、インターネット＜{ HYPERLINK "http://www.necel.com/news/ja/archive/0701/1801.html" ,http://www.necel.com/news/ja/archive/0701/1801.html}＞
【非特許文献３】H. Nakamura, et al, “55nm CMOS Technology for Low Standby Power/Generic Applications Deploying the Combination of Gate Work Function Control by HfSiON and Stresinduced Mobility Enhancement”, 2006 Symp. of VLSI Tech.
【非特許文献４】C.Hobbs, et al, “Fermi Level Pinning at the PolySi/Metal Oxide Interface”, 2003 Symp. of VLSI Tech.
【非特許文献５】K. Shiraishi, et al. “Physics in Fermi Level Pinning at the PolySi/Hf-based High-k Oxide Interface”, 2004 Symp. of VLSI Tech. p.108
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、従来のＣＭＯＳ製造技術にハフニウム（Ｈｆ）など金属不純物を使ったしきい値制御を適用することができるが、一方、従来のＣＭＯＳ製造技術がＰＦＥＴにホウ素（Ｂ）を含んだＰ+型ポリシリコン電極を用いるため、従来のＣＭＯＳ製造技術の課題であるゲート空乏化の問題をそのまま引き継いでしまう点である。
【０００９】
本発明は、ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能にする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、前記第１導電型とは逆の第２導電型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを有し、前記第１トランジスタのゲート絶縁膜と前記第２トランジスタのゲート絶縁膜は、前記ゲート電極側に金属不純物が存在していて、前記第１トランジスタのゲート電極が第２導電型のポリシリコンである、もしくは前記第２トランジスタのゲート電極が第１導電型のポリシリコンである、もしくは前記第１トランジスタのゲート電極が第２導電型のポリシリコンであり前記第２トランジスタのゲート電極が第１導電型のポリシリコンであることを特徴とする。
【００１１】
本発明の半導体装置では、第１導電型の絶縁ゲート型電界効果トランジスタに第１導電型とは逆の第２導電型のポリシリコンからなるゲート電極を有し、第２導電型の絶縁ゲート型電界効果トランジスタに第１導電型のポリシリコンからなるゲート電極を有することから、ゲート空乏層が生じず、より高いゲート容量が得られる。ここでいう、より高いゲート容量とは、必要以上にゲート容量を大きくして、寄生容量を増やすという意味ではない。本来微細化によって得られるべき、ゲート空乏化によって損なわれていたゲート容量を得るという意味である。また、ゲート絶縁膜のゲート電極側に金属不純物が存在していることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【００１２】
本発明の半導体装置の製造方法は、Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを形成する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属不純物を堆積する工程と、前記金属不純物が堆積された前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に両側の前記半導体基板にソース・ドレイン領域を形成する工程を有し、前記第１トランジスタのゲート電極にＮ型の不純物を導入する工程と、前記第２トランジスタのゲート電極にＰ型の不純物を導入する工程のいずれか一方の工程、もしくは両方に工程を行うことを特徴とする。
【００１３】
本発明の半導体装置の製造方法では、Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタのゲート電極にＮ型の不純物を導入し、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタのゲート電極にＰ型の不純物を導入することから、ゲート空乏層が生じず、より高いゲート容量が得られる。また、ゲート絶縁膜のゲート電極側に金属不純物が存在していることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【発明の効果】
【００１４】
本発明の半導体装置は、ゲート空乏化を抑制しつつ実効仕事関数を制御することができるので、リークの低減、移動度の向上が図れるという利点がある。
【００１５】
本発明の半導体装置の製造方法は、ゲート空乏化を抑制しつつ実効仕事関数を制御することができる構成を形成することができるので、半導体装置のリークの低減、移動度の向上が図れるという利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置に係る一実施例を、図１の模式的に示した概略構成断面図によって説明する。
【００１７】
図１に示すように、半導体基板１１には、素子が形成される活性領域となる素子形成領域１２、１３を分離するための素子分離領域１４が形成されている。この素子分離領域１４は、例えば、半導体基板１１に形成した素子分離溝（トレンチ領域）１５に酸化シリコンを埋め込むことで形成されている。この素子分離溝１５は、上記半導体基板１１に、例えば３５０ｎｍ〜４００ｎｍの深さに形成されている。
また半導体基板１１上において、上記素子分離領域１４は平坦化されている。
このように、上記素子分離領域１４によって分離された活性領域である素子形成領域１２、１３が形成されている。
以下、素子形成領域１２に第１導電型（例えばＰ型）の電界効果トランジスタ（以下、ＰＦＥＴ２という）が形成され、素子形成領域１３に第１導電型とは逆の第２導電型（例えばＮ型）の電界効果トランジスタ（以下、ＮＦＥＴ３という）が形成された半導体装置１を説明する。
【００１８】
上記素子形成領域１２、１３表面には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば、酸化シリコン膜で形成されている。
このゲート絶縁膜２１上には、金属不純物２２が存在している。この金属不純物２２には、例えばハフニウム、アルミニウム、ジルコニウム、ランタン、プラセオジム、イットリウム、チタン、タンタル、タングステンのいずれかを用いることができきる。
上記金属不純物２２は、例えば有機金属化学気相成長（ＭＯＣＶＤ）法、原子層蒸着（ＡＬＤ）法、もしくはＰＶＤ法等の成膜方法を用いて、上記ゲート絶縁膜２１上に直接に形成したものであってもよい。もしくは、ゲート電極を形成した後に、上記金属不純物２２をイオンインプランテーション（Ion implantation）で導入したものであってもよい。例えば、ＡＬＤ法を用いた場合、上記ゲート絶縁膜２１上に数原子層に堆積したハフニウム原子もしくはアルミニウム原子で上記金属不純物２２が形成されている。
【００１９】
表面に上記金属不純物２２が存在する上記ゲート絶縁膜２１上には、ゲート電極２３（２３Ｎ、２３Ｐ）が形成されている。このゲート電極２３（２３Ｎ、２３Ｐ）は、例えばＮＦＥＴのゲート電極２３ＰにＰ型の不純物（例えばホウ素（Ｂ））、ＰＦＥＴのゲート電極２３ＮにＮ型の不純物（例えばリン（Ｐ））のいずれか、もしくは両方が用いられているものである。上記導入条件は、上記不純物がゲート絶縁膜２１に到達しない程度である。
【００２０】
上記ゲート電極２３Ｎの側壁には、オフセットスペーサ２４が形成され、上記ゲート電極２３Ｐの側壁には、オフセットスペーサ２５が形成されている。このオフセットスペーサ２４、２５は、例えば５ｎｍ〜１５ｎｍ程度の厚さの窒化シリコン（Ｓｉ3Ｎ4）膜で形成されている。
【００２１】
上記ゲート電極２３Ｎの両側の各オフセットスペーサ２４下部におけるＰＦＥＴの素子形成領域１２には、Ｐ型のＬＤＤ（Lightly Doped Drain）領域２６、２７が形成されている。
また上記ゲート電極２３Ｐの両側の各オフセットスペーサ２５下部におけるＰＦＥＴの素子形成領域１３には、Ｎ型のＬＤＤ（Lightly Doped Drain）領域２８、２９が形成されている。
【００２２】
また、短チャネル効果を抑制するために、上記ＬＤＤの形成と同時に、いわゆるハロ（halo）（図示せず）が形成されていてもよい。
【００２３】
上記ゲート電極２３Ｎの側壁には、上記オフセットスペーサ２４を介してサイドウォール３１が形成されている。また上記ゲート電極２３Ｐの側壁には、上記オフセットスペーサ２５を介してサイドウォール３２が形成されている。上記サイドウォール３１、３２は、例えば５０ｎｍ〜７０ｎｍの厚さの窒化シリコン（Ｓｉ3Ｎ4）で形成されている。
【００２４】
さらに、上記ゲート電極２３Ｎの一方側における素子形成領域１２には、上記Ｐ型のＬＤＤ領域２６を介してＰ型のソース・ドレイン領域３３が形成されていて、上記ゲート電極２３Ｎの他方側の素子形成領域１２には、上記Ｐ型のＬＤＤ領域２７を介してＰ型のソース・ドレイン領域３４が形成されている。
また、上記ゲート電極２３Ｐの一方側の素子形成領域１３には、上記Ｎ型のＬＤＤ領域２８を介してＮ型のソース・ドレイン領域３５が形成されていて、上記ゲート電極２３Ｐの他方側の素子形成領域１３には、上記Ｎ型のＬＤＤ領域２９を介してＰ型のソース・ドレイン領域３６が形成されている。
【００２５】
上記ゲート電極２３Ｎ上、ソース・ドレイン領域３３、３５上、ゲート電極２３Ｐ上、ソース・ドレイン領域３５、３６上には、低抵抗なシリサイド層３７、３８、３９、４０、４１、４２が形成されている。上記シリサイド層３７〜４２は、例えばコバルトシリサイド（ＣｏＳｉ2）で形成され、または、ニッケルシリサイド（ＮｉＳｉ）で形成されている。
【００２６】
また、上記構成において、不必要に上昇したしきい値電圧は、逆極性の不純物を用いるカウンタードーピングを行うことで、しきい値電圧を調整、例えば下げることができる。
または、既知の技術（例えば、Y. Nishida, et al. “Performance Enhancement in 45-nm Ni Fully-Silicided Gate/High-k CMIS using Substrate Ionimplantation”, 2007 Symp. of VLSI Tech．参照）である窒素（Ｎ）もしくはフッ素（Ｆ）を導入することで、しきい値電圧Ｖthを調整することもできる。例えば、ＰＦＥＴの第１トランジスタ２のチャネル領域にフッ素を導入する。また、ＮＦＥＴの第２トランジスタ３のチャネル領域に窒素を導入する。上記構成では、ゲート電極の実効仕事関数がバンド端から離れているような高誘電率（high-k）膜をゲート絶縁膜に用いた技術において、Ｖthを下げる量を減らすことができことが、より容易になっている。
【００２７】
上記構成の半導体装置１では、ＰＦＥＴの第１トランジスタ２がＮ型のポリシリコンからなるゲート電極２３Ｎを有し、ＮＦＥＴの第２トランジスタ３がＰ型のポリシリコンからなるゲート電極２３Ｐを有することから、ゲート空乏層が生じず、より高いゲート容量が得られる。ここでいう、より高いゲート容量とは、必要以上にゲート容量を大きくして、寄生容量を増やすという意味ではない。本来微細化によって得られるべき、ゲート空乏化によって損なわれていたゲート容量を得るという意味である。
また、ゲート絶縁膜２２のゲート電極２３側にハフニウムやアルミニウム等の金属不純物２２が存在していることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。
また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【００２８】
よって、ゲート空乏化を抑制しつつ実効仕事関数を制御することができるので、リークの低減、移動度の向上が図れるという利点がある。
【００２９】
次に、本発明の半導体装置の製造方法に係る一実施例を、図２〜図６の製造工程断面図によって説明する。
【００３０】
図２に示すように、半導体基板１１に活性領域となる素子形成領域１２、１３を分離するための素子分離領域１４を形成する。この素子分離領域１４の形成方法は、通常の素子分離技術を用いることができる。例えば、上記半導体基板１１にはシリコン基板を用いる。この半導体基板１１上に酸化膜７１として酸化シリコン膜を形成した後、ハードマスク層７２として窒化シリコン膜を形成する。
【００３１】
上記素子形成領域１２、１３上にレジストパターンを形成し、このレジストパターンをエッチングマスクにして、ハードマスク層７２、酸化膜７１、半導体基板１１を順次エッチングし、素子分離溝（トレンチ領域）１５を形成する。
このとき、半導体基板１１は、例えば３５０ｎｍ〜４００ｎｍの深さにエッチングされる。ハードマスク層７２で被覆されている半導体基板１１の領域は活性領域となり、素子分離溝１５は素子分離領域１４が形成される領域となる。
その後、素子分離溝１５を酸化シリコン７３で埋め込む。例えば、高密度プラズマＣＶＤによって酸化シリコン７３の埋め込みを行うことによって、段差被覆性が良好で緻密な膜を形成することが可能となる。
【００３２】
続いて、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）によって、半導体基板１１上の余剰な酸化シリコン７３を研磨して平坦化を行う。ハードマスク層７２が形成されている領域ではハードマスク層７２上の酸化シリコン７３が除去できる程度まで研磨を行う。図２では、この研磨後の状態を示した。
【００３３】
次に、図３に示すように、上記ハードマスク層７２（前記図２参照）を除去する。このハードマスク層７２の除去は、ハードマスク層７２が窒化シリコンで形成されていることから、例えば熱燐酸によるウエットエッチングにより除去する。
そして、上記素子分離溝１５を酸化シリコン７３で埋め込んだ素子分離領域１４が形成され、活性領域である素子形成領域１２、１３がこの素子分離領域１４によって分離される。
また、洗浄工程によって、上記酸化膜７１（前記図２参照）を除去する。
【００３４】
続いて、上記素子形成領域１２、１３表面に、犠牲酸化膜７５を形成する。この犠牲酸化膜７５は例えば１０ｎｍの厚さの酸化シリコン膜で形成する。
【００３５】
次に、ＰＦＥＴを形成する素子形成領域１２にＮウエル領域１６を形成し、ＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、Ｖth調整のためのイオン注入を行って、Ｎウエル領域１６の上部にＰＦＥＴのチャネル領域（図示せず）を形成する。例えば、Ｖth調整のためのイオン注入ではフッ素を導入する。
また、ＮＦＥＴを形成する素子形成領域１３にＰウエル領域１７を形成し、ＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、Ｖth調整のためのイオン注入を行って、Ｐウエル領域１７の上部にＮＦＥＴのチャネル領域（図示せず）を形成する。例えば、Ｖth調整のためのイオン注入では窒素を導入する。
その後、上記犠牲酸化膜７５を除去する。この犠牲酸化膜７５の除去は、例えばフッ酸溶液によるウエットエッチングにて行う。図３では、犠牲酸化膜７５を除去する前の状態を示した。
【００３６】
次に、図４に示すように、半導体基板１１の素子形成領域１２、１３の表面に、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば、ドライ酸化（Ｏ2７００℃の酸化雰囲気）により、例えば１．５ｎｍ〜２．０ｎｍ程度の厚さに酸化シリコン膜を成長させて形成される。上記酸化に用いる酸化ガスには、例えばドライ酸素（Ｏ2）の他に、水素（Ｈ2）と酸素（Ｏ2）を混合したガスを用いてもよく、一酸化二窒素（Ｎ2Ｏ）や酸化窒素（ＮＯ）を混合したガスを用いてもよい。またファーネスアニールの他にＲＴＡ（Rapid Thermal Annealing）を用いることも可能である。またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
【００３７】
その後、上記ゲート絶縁膜２１上、もしくはゲート電極側のゲート絶縁膜２１界面もしくはその近傍に、金属不純物２２を存在させる。上記金属不純物２２には、ハフニウム、アルミニウム、ジルコニウム、ランタン、プラセオジム、イットリウム、チタン、タンタル、タングステンのいずれかが用いられ、例えば有機金属化学気相成長（ＭＯＣＶＤ）法、原子層蒸着（ＡＬＤ）法、もしくはＰＶＤ法等の成膜方法を用いて、上記ゲート絶縁膜２１上に直接に存在させる、もしくは、ゲート電極のポリシリコンを形成した後に、ハフニウム（Ｈｆ）をイオンインプランテーション（Ion implantation）で導入させる。
一例として、上記金属不純物２２にハフニウム（Ｈｆ）を用いて、ＡＬＤ法で形成する場合、例えば、窒素（Ｎ2）フロー、四塩化ハフニウム（ＨｆＣｌ4）の化学吸着、窒素（Ｎ2）フロー、水（Ｈ2Ｏ）の化学吸着、窒素（Ｎ2）フロー、という順でサイクル処理することにより非常に少ないハフニウム（Ｈｆ）をゲート絶縁膜２１上に存在させる。例えば、上記ゲート絶縁膜２１上に例えば数原子層のハフニウムで上記金属不純物２２を形成する。
なお、後に説明する図５、図６の図面では、この金属不純物２２の図示は省略した。
【００３８】
また、イオンインプランテーションでハフニウム（Ｈｆ）を導入する場合、ポリシリコン膜を１００ｎｍ程度堆積した後、Ｈｆイオンを５０ｋｅＶ〜１００ｋｅＶで１×１０14ａｔｏｍｓ／ｃｍ2程度の条件で処理する。このときハフニウムイオンの平均飛程がポリシリコンの底面付近すなわち、ハフニウムを導入したいところに設定する。
【００３９】
次に、上記金属不純物２２（前記図４参照）を導入する処理をした上記ゲート絶縁膜２１上に、ゲート電極を形成するための電極形成膜７５を形成する。この電極形成膜７５は、例えばポリシリコンで形成される。この成膜方法は、例えば減圧ＣＶＤ法により、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積して形成する。
【００４０】
次いで、上記電極形成膜７５のＮＦＥＴのゲート電極領域にホウ素（Ｂ）、上記電極形成膜７５のＰＦＥＴのゲート電極領域にリン（Ｐ）のいずれか、もしくは両方を導入する。上記導入条件は、上記不純物がゲート絶縁膜２１に到達しない程度で十分である。例えば、ホウ素（Ｂ）を導入する場合には、不純物に二フッ化ホウ素イオン（ＢＦ2+）を用い、打ち込みエネルギーを５ｋｅＶ、ドーズ量を５×１０15／ｃｍ2に設定する。また、リンイオン（Ｐ+）を導入する場合には、打ち込みエネルギーを５ｋｅＶ、ドーズ量を５×１０15／ｃｍ2に設定する。
【００４１】
続いて、上記電極形成膜７５上にハードマスク層７６を形成する。このハードマスク層７６は、例えば窒化シリコン膜で形成され、例えば減圧化学気相成長（ＬＰ−ＣＶＤ）法により、例えば５０ｎｍ〜１００ｎｍ程度の厚さに形成される。
次いで、レジスト塗布によるレジスト膜の形成、リソグラフィー技術によるレジスト膜のパターニングを行なった後、そのパターニングされたレジスト膜（図示せず）をマスクとして異方性エッチングによって、上記ハードマスク層７６、電極形成膜７５をエッチングし、ゲート電極２３（２３Ｎ、２３Ｐ）を形成する。
【００４２】
次に、図５に示すように、各ゲート電極２３およびハードマスク層７６の側壁にオフセットスペーサ２４、２５を形成する。このオフセットスペーサ２４、２５は、例えば、各ハードマスク層７６、ゲート電極２３を被覆するように、例えばＬＰ−ＣＶＤにより窒化シリコン（Ｓｉ3Ｎ4）膜を、例えば５ｎｍ〜１５ｎｍ程度の厚さに堆積した後、異方性エッチングを行なうことによって、各ゲート電極２３およびハードマスク層７６の側壁に窒化シリコン膜を残すことで形成する。
【００４３】
次に、ＮＦＥＴの素子形成領域１３上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＰＦＥＴの素子形成領域１２にＰ型のＬＤＤ領域２６、２７を形成する。このＰ型のＬＤＤ領域２６、２７は、例えば素子形成領域１２に二フッ化ホウ素イオン（ＢＦ2+）を３ｋｅＶ〜５ｋｅＶの打ち込みエネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００４４】
次に、ＰＦＥＴの素子形成領域１２上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＮＦＥＴの素子形成領域１３にＮ型のＬＤＤ領域２８、２９を形成する。このＮ型のＬＤＤ領域２８、２９は、例えば素子形成領域１３にヒ素イオン（Ａｓ+）を５ｋｅＶ〜１０ｋｅＶの打ち込みエネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００４５】
上記Ｐ型のＬＤＤ領域２６、２７、Ｎ型のＬＤＤ領域２８、２９はどちらを先に形成してもよい。
【００４６】
また、短チャネル効果を抑制する為に、ＬＤＤ形成と同時にいわゆるハロ（halo）注入を行うことが多い。例えばＮＦＥＴには、ホウ素イオン（Ｂ+）を１２ｋｅＶの打ち込みエネルギーで、３×１０13／ｃｍ2／４５度（deg）、ＰＦＥＴにはＡｓ／７０ｋｅＶ／２×１０13／ｃｍ2のドーズ量で、基板面内を４分割して基板表面に対して４５度（deg）方向から、斜めイオン注入する。
【００４７】
次に、上記ゲート電極２３Ｎおよびハードマスク層７６の側壁に上記オフセットスペーサ２４を介してサイドウォール３１を形成する。同時に上記ゲート電極２３Ｐおよびハードマスク層７６の側壁に上記オフセットスペーサ２５を介してサイドウォール３２を形成する。上記サイドウォール３１、３２は、上記ハードマスク層７６、オフセットスペーサ２４、２５等を被覆するように、例えばプラズマＣＶＤにより窒化シリコン（Ｓｉ3Ｎ4）を５０ｎｍ〜７０ｎｍの厚さに堆積した後、さらにプラズマＣＶＤにより酸化シリコン（ＳｉＯ2）を５０ｎｍ〜７０ｎｍの厚さに堆積し、その後、酸化シリコン膜および窒化シリコン膜のそれぞれに対して異方性エッチングを行って形成する。
このエッチング時にゲート電極２３Ｎ、２３ｐ上のハードマスク層７６も一緒にエッチングされる。
これによって、ゲート電極２３Ｎ、２３ｐ上が露出される。図５では、ハードマスク層７６を除去する前の状態を示した。
【００４８】
次に、ＮＦＥＴの素子形成領域１３上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＰＦＥＴの素子形成領域１２にＰ型のソース・ドレイン領域３３、３４を形成する。このＰ型のソース・ドレイン領域３３、３４は、例えば素子形成領域１３に二フッ化ホウ素イオン（ＢＦ2+）を５ｋｅＶ〜１０ｋｅＶの打ち込みエネルギーで、５×１０15／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００４９】
次に、ＰＦＥＴの素子形成領域１２上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＮＦＥＴの素子形成領域１３にＮ型のソース・ドレイン領域３５、３６を形成する。このＮ型のソース・ドレイン領域３５、３６は、例えば素子形成領域１２にヒ素イオン（Ａｓ+）を４０ｋｅＶ〜５０ｋｅＶの打ち込みエネルギーで、１×１０15／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００５０】
この時、ＮＦＥＴのゲート電極２３Ｐ内のホウ素（Ｂ）はＡｓよりも活性化しやすいので大量にＡｓを入れない限り反転しない。また、ＰＦＥＴのゲート電極２３Ｎ内のリン（Ｐ）はホウ素（Ｂ）よりかなり活性化しやすく、大量にホウ素（Ｂ）を入れない限り反転しない。
【００５１】
上記Ｐ型のソース・ドレイン領域３３、３４、Ｎ型のソース・ドレイン領域３５、３６はどちらを先に形成してもよい。
【００５２】
次いで、ＲＴＡ（Rapid Thermal Annealing）により、１０００℃、５秒の条件で不純物の活性化を行ない、Ｐ型の絶縁ゲート型電界効果トランジスタ（ＰＦＥＴ）からなる第１トランジスタ２とＮ型の絶縁ゲート型電界効果トランジスタ（ＮＦＥＴ）からなる第２トランジスタ３が構成される。
【００５３】
次に、シリサイド化を行うための金属膜を形成する。この金属膜には、例えばコバルト（Ｃｏ）膜を用いる。コバルト膜は、例えばスパッタによりコバルト（Ｃｏ）を６ｎｍ〜８ｎｍの厚さに堆積して形成する。
その後、ＲＴＡを５００℃〜６００℃、３０秒の条件で行い、シリコン上のみシリサイド化（ＣｏＳｉ）を行った後、ウエットエッチングによって、酸化膜上の未反応なコバルト（Ｃｏ）を除去する。このウエットエッチングでは、硫酸（Ｈ2ＳＯ4）と過酸化水素水（Ｈ2Ｏ2）からなるいわゆる硫酸過水を用いた。
続いて、６５０℃〜８５０℃、３０秒のＲＴＡを行い、ゲート電極２３Ｎ上、ソース・ドレイン領域３３、３４上、ゲート電極２３Ｐ上、ソース・ドレイン領域３５、３６上に、低抵抗なＣｏＳｉ2を生成し、低抵抗なシリサイド層３７、３８、３９、４０、４１、４２に形成する。
また、コバルトシリサイドの代わりに、ニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を堆積してシリサイド化反応させて得たニッケルシリサイド（ＮｉＳｉ）を用いることも可能である。
【００５４】
次に、図６に示すように、各シリサイド層３７〜４２が形成されている側の全面にエッチングストッパ層４３を形成する。このエッチングストッパ層４３は、例えば窒化シリコン膜で形成される。
さらに、層間絶縁膜４４を形成する。この層間絶縁膜４４は、例えばＣＶＤによって、酸化シリコン（ＳｉＯ2）膜を例えば３００ｎｍ〜１０００ｎｍ程度の厚さに堆積した後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、層間絶縁膜４４の表面を平坦化する。この研磨は、ゲート電極２３Ｎ、２３Ｐ上の層間絶縁膜４４の膜厚が１００ｎｍ〜８００ｎｍ程度となるように行われる。
【００５５】
続いて、通常のリソグラフィー技術とエッチング技術によって、上記層間絶縁膜４４に各シリサイド層３７〜４２に通じる接続孔４５〜５０を形成する。このエッチングでは、上記エッチングストッパ層４３が形成されていることから、接続孔４５〜５０を形成するエッチング条件を窒化シリコンとの選択比が確保できる条件に設定することによって、各シリサイド層３７〜４２上の窒化シリコンでエッチングを停止させることが可能である。
これによって、シリサイド層３７〜４２への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
続いて上記エッチングストッパ層４３の膜厚分のみ窒化シリコンを除去するエッチングすることで接続孔４５〜５０が形成される。
【００５６】
続いて、各接続孔４５〜５０の内面に密着層（図示せず）となる例えばチタン（Ｔｉ）膜を形成した後、バリアメタル層（図示せず）となる例えば窒化チタン（ＴｉＮ）膜を形成する。
次いで、各接続孔４５〜５０を埋め込むように、例えばＣＶＤ法によって、タングステン（Ｗ）を堆積し、上記層間絶縁膜４４上の余剰なタングステン（Ｗ）、バリアメタル層、密着層を除去する。
この結果、各接続孔４５〜５０に密着層、バリアメタル層を介してタングステン（Ｗ）からなるプラグ５１〜５６が形成される。
上記密着層のチタン（Ｔｉ）膜、バリアメタル層の窒化チタン（ＴｉＮ）膜の形成方法としては、ＣＶＤ法の他にＩＭＰを用いたスパッタ等の方法で行うことも可能であり、また、上記ＣＭＰの代わりに全面エッチバックを用いても良い。
【００５７】
続いて、各プラグ５１〜５６に接続する配線５７〜６２を形成する。この配線形成は、通常の配線形成技術によるものである。例えばアルミニウム、銅、高融点金属、金属シリサイドのような金属化合物等の、通常の半導体装置に用いられる配線材料により形成される。
このようにして、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて、多層配線に設定することが可能である。
また、溝配線構造（例えばダマシン構造、デュアルダマシン構造等）を用いた銅等の配線で形成することも可能である。
【００５８】
上記構成の製造方法では、ＰＦＥＴからなる第１トランジスタ２にＮ型のポリシリコンからなるゲート電極２３Ｎを形成し、ＮＦＥＴからなる第２トランジスタ３にＰ型のポリシリコンからなるゲート電極２３Ｐを形成することから、ゲート空乏層が生じず、より高いゲート容量が得られる。ここでいう、より高いゲート容量とは、必要以上にゲート容量を大きくして、寄生容量を増やすという意味ではなく、本来微細化によって得られるべき、ゲート空乏化によって損なわれていたゲート容量を得るという意味である。
また、ゲート絶縁膜２２のゲート電極２３側にハフニウムやアルミニウム等の金属不純物２２を存在させていることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。
また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【００５９】
よって、ゲート空乏化を抑制しつつ実効仕事関数を制御することができるので、リークの低減、移動度の向上が図れるという利点がある。
【図面の簡単な説明】
【００６０】
【図１】本発明の半導体装置に係る実施例を模式的に示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図７】従来の半導体装置のゲート電極部分を模式的に示した概略構成断面図である。
【符号の説明】
【００６１】
１…半導体装置、２…第１トランジスタ、３…第２トランジスタ、２１…ゲート絶縁膜、２２…金属不純物、２３Ｎ，２３Ｐ…ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来のＣＭＯＳにおいて、酸化シリコン膜よりも高い値の誘電率を持つ、いわゆる高誘電率（high-k）膜がゲート絶縁膜に使われ始めている。これは、技術導入の容易な低リーク電流の製品に使われ始めている（例えば、非特許文献１、２参照。）。また、ゲート絶縁膜にＨｆＳｉＯＮを使うことによって仕事関数を制御することが報告されている（例えば、非特許文献３参照。）。
【０００３】
しかしながら、仕事関数を適当な量（０．１Ｖ〜０．３Ｖ）だけ変化させるためのＨｆ量は、例えば１Ｅ１３／ｃｍ2〜５Ｅ１４／ｃｍ2と、非常に少ないことから、図７に示すように、従来のゲート電極１２３側のゲート絶縁膜１２１上にハフニウム（Ｈｆ）１２２を存在させるハフニウム（Ｈｆ）処理（例えば、特許文献１、２参照。）が施されている。このときのＰＦＥＴのゲート電極１２３はＰ型不純物がドーピングされており、ＮＦＥＴのゲート電極１２３はＮ型不純物がドーピングされている。
【０００４】
ハフニウム（Ｈｆ）などの金属不純物をゲート絶縁膜上に導入して、ゲート電極の仕事関数を変化させるメカニズムはまだ明らかになっていないが、いわゆるフェルミレベルピニング現象（例えば、非特許文献４参照。）、もしくは酸化ハフニウム膜の酸素欠陥に起因したダイポール分極（例えば、非特許文献５参照。）などによって説明されようと試みられている。この現象はハフニウム（Ｈｆ）のみならずアルミニウム（Ａｌ）でも報告（例えば、非特許文献４参照。）されており、多種多様な金属不純物によりＭＯＳＦＥＴのしきい値電圧の制御が提案されている。
【０００５】
非常に少ない量のハフニウム（Ｈｆ）を導入する目的は、低リークを達成できる高い閾値電圧を、低い不純物密度で達成することである。これにより、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制させる。
【０００６】
また、Ｐ型のＦＥＴ（以下、ＰＦＥＴという）のゲート電極にフェルミレベルピニングが起こらないようにする技術として、シリコン（Ｓｉ）を減らした白金（Ｐｔ）リッチシリサイドとホウ素（Ｂ）のドーピングの組み合わせる技術（例えば、特許文献３参照。）、Ｎ型のＦＥＴ（以下、ＮＦＥＴという）にニッケル（Ｎｉ）シリサイドとＰＦＥＴに白金（Ｐｔ）シリサイドの組み合わせる技術（例えば、特許文献４参照。）、ＰＦＥＴの高誘電率（high-k）膜を薄膜化することで、しきい値変化量の抑制する技術（例えば、特許文献５参照。）などが開示されている。
【０００７】
【特許文献１】特開２００６-９３６７０号公報、
【特許文献２】特開２００６-３３２１７９号公報、
【特許文献３】特開２００６-３４４７１３号公報
【特許文献４】特開２００６-８０１３３号公報
【特許文献５】特開２００６-３２７９０２号公報
【非特許文献１】“５５ナノメートルノードのＣＭＯＳロジックプロセス技術を実用レベルとして世界で初めて開発”［online］、平成１７年１２月５日、ＮＥＣ Ｅｌｅｃｔｒｏｎｉｃｓ、［平成１９年８月２７日検索］、インターネット＜URL：{ HYPERLINK "http://www.necel.com/news/ja/archive/0512/0501.html" ,http://www.necel.com/news/ja/archive/0512/0501.html}＞
【非特許文献２】“消費電力を大幅に低減した５５ナノメートルノードのセルベースＩＣの受注開始について”［online］、平成１９年１月１７日、ＮＥＣ Ｅｌｅｃｔｒｏｎｉｃｓ、［平成１９年８月２７日検索］、インターネット＜{ HYPERLINK "http://www.necel.com/news/ja/archive/0701/1801.html" ,http://www.necel.com/news/ja/archive/0701/1801.html}＞
【非特許文献３】H. Nakamura, et al, “55nm CMOS Technology for Low Standby Power/Generic Applications Deploying the Combination of Gate Work Function Control by HfSiON and Stresinduced Mobility Enhancement”, 2006 Symp. of VLSI Tech.
【非特許文献４】C.Hobbs, et al, “Fermi Level Pinning at the PolySi/Metal Oxide Interface”, 2003 Symp. of VLSI Tech.
【非特許文献５】K. Shiraishi, et al. “Physics in Fermi Level Pinning at the PolySi/Hf-based High-k Oxide Interface”, 2004 Symp. of VLSI Tech. p.108
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、従来のＣＭＯＳ製造技術にハフニウム（Ｈｆ）など金属不純物を使ったしきい値制御を適用することができるが、一方、従来のＣＭＯＳ製造技術がＰＦＥＴにホウ素（Ｂ）を含んだＰ+型ポリシリコン電極を用いるため、従来のＣＭＯＳ製造技術の課題であるゲート空乏化の問題をそのまま引き継いでしまう点である。
【０００９】
本発明は、ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能にする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、前記第１導電型とは逆の第２導電型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを有し、前記第１トランジスタのゲート絶縁膜と前記第２トランジスタのゲート絶縁膜は、前記ゲート電極側に金属不純物が存在していて、前記第１トランジスタのゲート電極が第２導電型のポリシリコンである、もしくは前記第２トランジスタのゲート電極が第１導電型のポリシリコンである、もしくは前記第１トランジスタのゲート電極が第２導電型のポリシリコンであり前記第２トランジスタのゲート電極が第１導電型のポリシリコンであることを特徴とする。
【００１１】
本発明の半導体装置では、第１導電型の絶縁ゲート型電界効果トランジスタに第１導電型とは逆の第２導電型のポリシリコンからなるゲート電極を有し、第２導電型の絶縁ゲート型電界効果トランジスタに第１導電型のポリシリコンからなるゲート電極を有することから、ゲート空乏層が生じず、より高いゲート容量が得られる。ここでいう、より高いゲート容量とは、必要以上にゲート容量を大きくして、寄生容量を増やすという意味ではない。本来微細化によって得られるべき、ゲート空乏化によって損なわれていたゲート容量を得るという意味である。また、ゲート絶縁膜のゲート電極側に金属不純物が存在していることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【００１２】
本発明の半導体装置の製造方法は、Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを形成する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属不純物を堆積する工程と、前記金属不純物が堆積された前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に両側の前記半導体基板にソース・ドレイン領域を形成する工程を有し、前記第１トランジスタのゲート電極にＮ型の不純物を導入する工程と、前記第２トランジスタのゲート電極にＰ型の不純物を導入する工程のいずれか一方の工程、もしくは両方に工程を行うことを特徴とする。
【００１３】
本発明の半導体装置の製造方法では、Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタのゲート電極にＮ型の不純物を導入し、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタのゲート電極にＰ型の不純物を導入することから、ゲート空乏層が生じず、より高いゲート容量が得られる。また、ゲート絶縁膜のゲート電極側に金属不純物が存在していることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【発明の効果】
【００１４】
本発明の半導体装置は、ゲート空乏化を抑制しつつ実効仕事関数を制御することができるので、リークの低減、移動度の向上が図れるという利点がある。
【００１５】
本発明の半導体装置の製造方法は、ゲート空乏化を抑制しつつ実効仕事関数を制御することができる構成を形成することができるので、半導体装置のリークの低減、移動度の向上が図れるという利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置に係る一実施例を、図１の模式的に示した概略構成断面図によって説明する。
【００１７】
図１に示すように、半導体基板１１には、素子が形成される活性領域となる素子形成領域１２、１３を分離するための素子分離領域１４が形成されている。この素子分離領域１４は、例えば、半導体基板１１に形成した素子分離溝（トレンチ領域）１５に酸化シリコンを埋め込むことで形成されている。この素子分離溝１５は、上記半導体基板１１に、例えば３５０ｎｍ〜４００ｎｍの深さに形成されている。
また半導体基板１１上において、上記素子分離領域１４は平坦化されている。
このように、上記素子分離領域１４によって分離された活性領域である素子形成領域１２、１３が形成されている。
以下、素子形成領域１２に第１導電型（例えばＰ型）の電界効果トランジスタ（以下、ＰＦＥＴ２という）が形成され、素子形成領域１３に第１導電型とは逆の第２導電型（例えばＮ型）の電界効果トランジスタ（以下、ＮＦＥＴ３という）が形成された半導体装置１を説明する。
【００１８】
上記素子形成領域１２、１３表面には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば、酸化シリコン膜で形成されている。
このゲート絶縁膜２１上には、金属不純物２２が存在している。この金属不純物２２には、例えばハフニウム、アルミニウム、ジルコニウム、ランタン、プラセオジム、イットリウム、チタン、タンタル、タングステンのいずれかを用いることができきる。
上記金属不純物２２は、例えば有機金属化学気相成長（ＭＯＣＶＤ）法、原子層蒸着（ＡＬＤ）法、もしくはＰＶＤ法等の成膜方法を用いて、上記ゲート絶縁膜２１上に直接に形成したものであってもよい。もしくは、ゲート電極を形成した後に、上記金属不純物２２をイオンインプランテーション（Ion implantation）で導入したものであってもよい。例えば、ＡＬＤ法を用いた場合、上記ゲート絶縁膜２１上に数原子層に堆積したハフニウム原子もしくはアルミニウム原子で上記金属不純物２２が形成されている。
【００１９】
表面に上記金属不純物２２が存在する上記ゲート絶縁膜２１上には、ゲート電極２３（２３Ｎ、２３Ｐ）が形成されている。このゲート電極２３（２３Ｎ、２３Ｐ）は、例えばＮＦＥＴのゲート電極２３ＰにＰ型の不純物（例えばホウ素（Ｂ））、ＰＦＥＴのゲート電極２３ＮにＮ型の不純物（例えばリン（Ｐ））のいずれか、もしくは両方が用いられているものである。上記導入条件は、上記不純物がゲート絶縁膜２１に到達しない程度である。
【００２０】
上記ゲート電極２３Ｎの側壁には、オフセットスペーサ２４が形成され、上記ゲート電極２３Ｐの側壁には、オフセットスペーサ２５が形成されている。このオフセットスペーサ２４、２５は、例えば５ｎｍ〜１５ｎｍ程度の厚さの窒化シリコン（Ｓｉ3Ｎ4）膜で形成されている。
【００２１】
上記ゲート電極２３Ｎの両側の各オフセットスペーサ２４下部におけるＰＦＥＴの素子形成領域１２には、Ｐ型のＬＤＤ（Lightly Doped Drain）領域２６、２７が形成されている。
また上記ゲート電極２３Ｐの両側の各オフセットスペーサ２５下部におけるＰＦＥＴの素子形成領域１３には、Ｎ型のＬＤＤ（Lightly Doped Drain）領域２８、２９が形成されている。
【００２２】
また、短チャネル効果を抑制するために、上記ＬＤＤの形成と同時に、いわゆるハロ（halo）（図示せず）が形成されていてもよい。
【００２３】
上記ゲート電極２３Ｎの側壁には、上記オフセットスペーサ２４を介してサイドウォール３１が形成されている。また上記ゲート電極２３Ｐの側壁には、上記オフセットスペーサ２５を介してサイドウォール３２が形成されている。上記サイドウォール３１、３２は、例えば５０ｎｍ〜７０ｎｍの厚さの窒化シリコン（Ｓｉ3Ｎ4）で形成されている。
【００２４】
さらに、上記ゲート電極２３Ｎの一方側における素子形成領域１２には、上記Ｐ型のＬＤＤ領域２６を介してＰ型のソース・ドレイン領域３３が形成されていて、上記ゲート電極２３Ｎの他方側の素子形成領域１２には、上記Ｐ型のＬＤＤ領域２７を介してＰ型のソース・ドレイン領域３４が形成されている。
また、上記ゲート電極２３Ｐの一方側の素子形成領域１３には、上記Ｎ型のＬＤＤ領域２８を介してＮ型のソース・ドレイン領域３５が形成されていて、上記ゲート電極２３Ｐの他方側の素子形成領域１３には、上記Ｎ型のＬＤＤ領域２９を介してＰ型のソース・ドレイン領域３６が形成されている。
【００２５】
上記ゲート電極２３Ｎ上、ソース・ドレイン領域３３、３５上、ゲート電極２３Ｐ上、ソース・ドレイン領域３５、３６上には、低抵抗なシリサイド層３７、３８、３９、４０、４１、４２が形成されている。上記シリサイド層３７〜４２は、例えばコバルトシリサイド（ＣｏＳｉ2）で形成され、または、ニッケルシリサイド（ＮｉＳｉ）で形成されている。
【００２６】
また、上記構成において、不必要に上昇したしきい値電圧は、逆極性の不純物を用いるカウンタードーピングを行うことで、しきい値電圧を調整、例えば下げることができる。
または、既知の技術（例えば、Y. Nishida, et al. “Performance Enhancement in 45-nm Ni Fully-Silicided Gate/High-k CMIS using Substrate Ionimplantation”, 2007 Symp. of VLSI Tech．参照）である窒素（Ｎ）もしくはフッ素（Ｆ）を導入することで、しきい値電圧Ｖthを調整することもできる。例えば、ＰＦＥＴの第１トランジスタ２のチャネル領域にフッ素を導入する。また、ＮＦＥＴの第２トランジスタ３のチャネル領域に窒素を導入する。上記構成では、ゲート電極の実効仕事関数がバンド端から離れているような高誘電率（high-k）膜をゲート絶縁膜に用いた技術において、Ｖthを下げる量を減らすことができことが、より容易になっている。
【００２７】
上記構成の半導体装置１では、ＰＦＥＴの第１トランジスタ２がＮ型のポリシリコンからなるゲート電極２３Ｎを有し、ＮＦＥＴの第２トランジスタ３がＰ型のポリシリコンからなるゲート電極２３Ｐを有することから、ゲート空乏層が生じず、より高いゲート容量が得られる。ここでいう、より高いゲート容量とは、必要以上にゲート容量を大きくして、寄生容量を増やすという意味ではない。本来微細化によって得られるべき、ゲート空乏化によって損なわれていたゲート容量を得るという意味である。
また、ゲート絶縁膜２２のゲート電極２３側にハフニウムやアルミニウム等の金属不純物２２が存在していることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。
また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【００２８】
よって、ゲート空乏化を抑制しつつ実効仕事関数を制御することができるので、リークの低減、移動度の向上が図れるという利点がある。
【００２９】
次に、本発明の半導体装置の製造方法に係る一実施例を、図２〜図６の製造工程断面図によって説明する。
【００３０】
図２に示すように、半導体基板１１に活性領域となる素子形成領域１２、１３を分離するための素子分離領域１４を形成する。この素子分離領域１４の形成方法は、通常の素子分離技術を用いることができる。例えば、上記半導体基板１１にはシリコン基板を用いる。この半導体基板１１上に酸化膜７１として酸化シリコン膜を形成した後、ハードマスク層７２として窒化シリコン膜を形成する。
【００３１】
上記素子形成領域１２、１３上にレジストパターンを形成し、このレジストパターンをエッチングマスクにして、ハードマスク層７２、酸化膜７１、半導体基板１１を順次エッチングし、素子分離溝（トレンチ領域）１５を形成する。
このとき、半導体基板１１は、例えば３５０ｎｍ〜４００ｎｍの深さにエッチングされる。ハードマスク層７２で被覆されている半導体基板１１の領域は活性領域となり、素子分離溝１５は素子分離領域１４が形成される領域となる。
その後、素子分離溝１５を酸化シリコン７３で埋め込む。例えば、高密度プラズマＣＶＤによって酸化シリコン７３の埋め込みを行うことによって、段差被覆性が良好で緻密な膜を形成することが可能となる。
【００３２】
続いて、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）によって、半導体基板１１上の余剰な酸化シリコン７３を研磨して平坦化を行う。ハードマスク層７２が形成されている領域ではハードマスク層７２上の酸化シリコン７３が除去できる程度まで研磨を行う。図２では、この研磨後の状態を示した。
【００３３】
次に、図３に示すように、上記ハードマスク層７２（前記図２参照）を除去する。このハードマスク層７２の除去は、ハードマスク層７２が窒化シリコンで形成されていることから、例えば熱燐酸によるウエットエッチングにより除去する。
そして、上記素子分離溝１５を酸化シリコン７３で埋め込んだ素子分離領域１４が形成され、活性領域である素子形成領域１２、１３がこの素子分離領域１４によって分離される。
また、洗浄工程によって、上記酸化膜７１（前記図２参照）を除去する。
【００３４】
続いて、上記素子形成領域１２、１３表面に、犠牲酸化膜７５を形成する。この犠牲酸化膜７５は例えば１０ｎｍの厚さの酸化シリコン膜で形成する。
【００３５】
次に、ＰＦＥＴを形成する素子形成領域１２にＮウエル領域１６を形成し、ＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、Ｖth調整のためのイオン注入を行って、Ｎウエル領域１６の上部にＰＦＥＴのチャネル領域（図示せず）を形成する。例えば、Ｖth調整のためのイオン注入ではフッ素を導入する。
また、ＮＦＥＴを形成する素子形成領域１３にＰウエル領域１７を形成し、ＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、Ｖth調整のためのイオン注入を行って、Ｐウエル領域１７の上部にＮＦＥＴのチャネル領域（図示せず）を形成する。例えば、Ｖth調整のためのイオン注入では窒素を導入する。
その後、上記犠牲酸化膜７５を除去する。この犠牲酸化膜７５の除去は、例えばフッ酸溶液によるウエットエッチングにて行う。図３では、犠牲酸化膜７５を除去する前の状態を示した。
【００３６】
次に、図４に示すように、半導体基板１１の素子形成領域１２、１３の表面に、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば、ドライ酸化（Ｏ2７００℃の酸化雰囲気）により、例えば１．５ｎｍ〜２．０ｎｍ程度の厚さに酸化シリコン膜を成長させて形成される。上記酸化に用いる酸化ガスには、例えばドライ酸素（Ｏ2）の他に、水素（Ｈ2）と酸素（Ｏ2）を混合したガスを用いてもよく、一酸化二窒素（Ｎ2Ｏ）や酸化窒素（ＮＯ）を混合したガスを用いてもよい。またファーネスアニールの他にＲＴＡ（Rapid Thermal Annealing）を用いることも可能である。またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
【００３７】
その後、上記ゲート絶縁膜２１上、もしくはゲート電極側のゲート絶縁膜２１界面もしくはその近傍に、金属不純物２２を存在させる。上記金属不純物２２には、ハフニウム、アルミニウム、ジルコニウム、ランタン、プラセオジム、イットリウム、チタン、タンタル、タングステンのいずれかが用いられ、例えば有機金属化学気相成長（ＭＯＣＶＤ）法、原子層蒸着（ＡＬＤ）法、もしくはＰＶＤ法等の成膜方法を用いて、上記ゲート絶縁膜２１上に直接に存在させる、もしくは、ゲート電極のポリシリコンを形成した後に、ハフニウム（Ｈｆ）をイオンインプランテーション（Ion implantation）で導入させる。
一例として、上記金属不純物２２にハフニウム（Ｈｆ）を用いて、ＡＬＤ法で形成する場合、例えば、窒素（Ｎ2）フロー、四塩化ハフニウム（ＨｆＣｌ4）の化学吸着、窒素（Ｎ2）フロー、水（Ｈ2Ｏ）の化学吸着、窒素（Ｎ2）フロー、という順でサイクル処理することにより非常に少ないハフニウム（Ｈｆ）をゲート絶縁膜２１上に存在させる。例えば、上記ゲート絶縁膜２１上に例えば数原子層のハフニウムで上記金属不純物２２を形成する。
なお、後に説明する図５、図６の図面では、この金属不純物２２の図示は省略した。
【００３８】
また、イオンインプランテーションでハフニウム（Ｈｆ）を導入する場合、ポリシリコン膜を１００ｎｍ程度堆積した後、Ｈｆイオンを５０ｋｅＶ〜１００ｋｅＶで１×１０14ａｔｏｍｓ／ｃｍ2程度の条件で処理する。このときハフニウムイオンの平均飛程がポリシリコンの底面付近すなわち、ハフニウムを導入したいところに設定する。
【００３９】
次に、上記金属不純物２２（前記図４参照）を導入する処理をした上記ゲート絶縁膜２１上に、ゲート電極を形成するための電極形成膜７５を形成する。この電極形成膜７５は、例えばポリシリコンで形成される。この成膜方法は、例えば減圧ＣＶＤ法により、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積して形成する。
【００４０】
次いで、上記電極形成膜７５のＮＦＥＴのゲート電極領域にホウ素（Ｂ）、上記電極形成膜７５のＰＦＥＴのゲート電極領域にリン（Ｐ）のいずれか、もしくは両方を導入する。上記導入条件は、上記不純物がゲート絶縁膜２１に到達しない程度で十分である。例えば、ホウ素（Ｂ）を導入する場合には、不純物に二フッ化ホウ素イオン（ＢＦ2+）を用い、打ち込みエネルギーを５ｋｅＶ、ドーズ量を５×１０15／ｃｍ2に設定する。また、リンイオン（Ｐ+）を導入する場合には、打ち込みエネルギーを５ｋｅＶ、ドーズ量を５×１０15／ｃｍ2に設定する。
【００４１】
続いて、上記電極形成膜７５上にハードマスク層７６を形成する。このハードマスク層７６は、例えば窒化シリコン膜で形成され、例えば減圧化学気相成長（ＬＰ−ＣＶＤ）法により、例えば５０ｎｍ〜１００ｎｍ程度の厚さに形成される。
次いで、レジスト塗布によるレジスト膜の形成、リソグラフィー技術によるレジスト膜のパターニングを行なった後、そのパターニングされたレジスト膜（図示せず）をマスクとして異方性エッチングによって、上記ハードマスク層７６、電極形成膜７５をエッチングし、ゲート電極２３（２３Ｎ、２３Ｐ）を形成する。
【００４２】
次に、図５に示すように、各ゲート電極２３およびハードマスク層７６の側壁にオフセットスペーサ２４、２５を形成する。このオフセットスペーサ２４、２５は、例えば、各ハードマスク層７６、ゲート電極２３を被覆するように、例えばＬＰ−ＣＶＤにより窒化シリコン（Ｓｉ3Ｎ4）膜を、例えば５ｎｍ〜１５ｎｍ程度の厚さに堆積した後、異方性エッチングを行なうことによって、各ゲート電極２３およびハードマスク層７６の側壁に窒化シリコン膜を残すことで形成する。
【００４３】
次に、ＮＦＥＴの素子形成領域１３上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＰＦＥＴの素子形成領域１２にＰ型のＬＤＤ領域２６、２７を形成する。このＰ型のＬＤＤ領域２６、２７は、例えば素子形成領域１２に二フッ化ホウ素イオン（ＢＦ2+）を３ｋｅＶ〜５ｋｅＶの打ち込みエネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００４４】
次に、ＰＦＥＴの素子形成領域１２上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＮＦＥＴの素子形成領域１３にＮ型のＬＤＤ領域２８、２９を形成する。このＮ型のＬＤＤ領域２８、２９は、例えば素子形成領域１３にヒ素イオン（Ａｓ+）を５ｋｅＶ〜１０ｋｅＶの打ち込みエネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００４５】
上記Ｐ型のＬＤＤ領域２６、２７、Ｎ型のＬＤＤ領域２８、２９はどちらを先に形成してもよい。
【００４６】
また、短チャネル効果を抑制する為に、ＬＤＤ形成と同時にいわゆるハロ（halo）注入を行うことが多い。例えばＮＦＥＴには、ホウ素イオン（Ｂ+）を１２ｋｅＶの打ち込みエネルギーで、３×１０13／ｃｍ2／４５度（deg）、ＰＦＥＴにはＡｓ／７０ｋｅＶ／２×１０13／ｃｍ2のドーズ量で、基板面内を４分割して基板表面に対して４５度（deg）方向から、斜めイオン注入する。
【００４７】
次に、上記ゲート電極２３Ｎおよびハードマスク層７６の側壁に上記オフセットスペーサ２４を介してサイドウォール３１を形成する。同時に上記ゲート電極２３Ｐおよびハードマスク層７６の側壁に上記オフセットスペーサ２５を介してサイドウォール３２を形成する。上記サイドウォール３１、３２は、上記ハードマスク層７６、オフセットスペーサ２４、２５等を被覆するように、例えばプラズマＣＶＤにより窒化シリコン（Ｓｉ3Ｎ4）を５０ｎｍ〜７０ｎｍの厚さに堆積した後、さらにプラズマＣＶＤにより酸化シリコン（ＳｉＯ2）を５０ｎｍ〜７０ｎｍの厚さに堆積し、その後、酸化シリコン膜および窒化シリコン膜のそれぞれに対して異方性エッチングを行って形成する。
このエッチング時にゲート電極２３Ｎ、２３ｐ上のハードマスク層７６も一緒にエッチングされる。
これによって、ゲート電極２３Ｎ、２３ｐ上が露出される。図５では、ハードマスク層７６を除去する前の状態を示した。
【００４８】
次に、ＮＦＥＴの素子形成領域１３上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＰＦＥＴの素子形成領域１２にＰ型のソース・ドレイン領域３３、３４を形成する。このＰ型のソース・ドレイン領域３３、３４は、例えば素子形成領域１３に二フッ化ホウ素イオン（ＢＦ2+）を５ｋｅＶ〜１０ｋｅＶの打ち込みエネルギーで、５×１０15／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００４９】
次に、ＰＦＥＴの素子形成領域１２上を被覆するようにイオン注入マスク（図示せず）を例えばレジストで形成した後、ＮＦＥＴの素子形成領域１３にＮ型のソース・ドレイン領域３５、３６を形成する。このＮ型のソース・ドレイン領域３５、３６は、例えば素子形成領域１２にヒ素イオン（Ａｓ+）を４０ｋｅＶ〜５０ｋｅＶの打ち込みエネルギーで、１×１０15／ｃｍ2〜２×１０15／ｃｍ2のドーズ量でイオン注入して形成される。
その後、上記イオン注入マスクを除去する。
【００５０】
この時、ＮＦＥＴのゲート電極２３Ｐ内のホウ素（Ｂ）はＡｓよりも活性化しやすいので大量にＡｓを入れない限り反転しない。また、ＰＦＥＴのゲート電極２３Ｎ内のリン（Ｐ）はホウ素（Ｂ）よりかなり活性化しやすく、大量にホウ素（Ｂ）を入れない限り反転しない。
【００５１】
上記Ｐ型のソース・ドレイン領域３３、３４、Ｎ型のソース・ドレイン領域３５、３６はどちらを先に形成してもよい。
【００５２】
次いで、ＲＴＡ（Rapid Thermal Annealing）により、１０００℃、５秒の条件で不純物の活性化を行ない、Ｐ型の絶縁ゲート型電界効果トランジスタ（ＰＦＥＴ）からなる第１トランジスタ２とＮ型の絶縁ゲート型電界効果トランジスタ（ＮＦＥＴ）からなる第２トランジスタ３が構成される。
【００５３】
次に、シリサイド化を行うための金属膜を形成する。この金属膜には、例えばコバルト（Ｃｏ）膜を用いる。コバルト膜は、例えばスパッタによりコバルト（Ｃｏ）を６ｎｍ〜８ｎｍの厚さに堆積して形成する。
その後、ＲＴＡを５００℃〜６００℃、３０秒の条件で行い、シリコン上のみシリサイド化（ＣｏＳｉ）を行った後、ウエットエッチングによって、酸化膜上の未反応なコバルト（Ｃｏ）を除去する。このウエットエッチングでは、硫酸（Ｈ2ＳＯ4）と過酸化水素水（Ｈ2Ｏ2）からなるいわゆる硫酸過水を用いた。
続いて、６５０℃〜８５０℃、３０秒のＲＴＡを行い、ゲート電極２３Ｎ上、ソース・ドレイン領域３３、３４上、ゲート電極２３Ｐ上、ソース・ドレイン領域３５、３６上に、低抵抗なＣｏＳｉ2を生成し、低抵抗なシリサイド層３７、３８、３９、４０、４１、４２に形成する。
また、コバルトシリサイドの代わりに、ニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を堆積してシリサイド化反応させて得たニッケルシリサイド（ＮｉＳｉ）を用いることも可能である。
【００５４】
次に、図６に示すように、各シリサイド層３７〜４２が形成されている側の全面にエッチングストッパ層４３を形成する。このエッチングストッパ層４３は、例えば窒化シリコン膜で形成される。
さらに、層間絶縁膜４４を形成する。この層間絶縁膜４４は、例えばＣＶＤによって、酸化シリコン（ＳｉＯ2）膜を例えば３００ｎｍ〜１０００ｎｍ程度の厚さに堆積した後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、層間絶縁膜４４の表面を平坦化する。この研磨は、ゲート電極２３Ｎ、２３Ｐ上の層間絶縁膜４４の膜厚が１００ｎｍ〜８００ｎｍ程度となるように行われる。
【００５５】
続いて、通常のリソグラフィー技術とエッチング技術によって、上記層間絶縁膜４４に各シリサイド層３７〜４２に通じる接続孔４５〜５０を形成する。このエッチングでは、上記エッチングストッパ層４３が形成されていることから、接続孔４５〜５０を形成するエッチング条件を窒化シリコンとの選択比が確保できる条件に設定することによって、各シリサイド層３７〜４２上の窒化シリコンでエッチングを停止させることが可能である。
これによって、シリサイド層３７〜４２への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
続いて上記エッチングストッパ層４３の膜厚分のみ窒化シリコンを除去するエッチングすることで接続孔４５〜５０が形成される。
【００５６】
続いて、各接続孔４５〜５０の内面に密着層（図示せず）となる例えばチタン（Ｔｉ）膜を形成した後、バリアメタル層（図示せず）となる例えば窒化チタン（ＴｉＮ）膜を形成する。
次いで、各接続孔４５〜５０を埋め込むように、例えばＣＶＤ法によって、タングステン（Ｗ）を堆積し、上記層間絶縁膜４４上の余剰なタングステン（Ｗ）、バリアメタル層、密着層を除去する。
この結果、各接続孔４５〜５０に密着層、バリアメタル層を介してタングステン（Ｗ）からなるプラグ５１〜５６が形成される。
上記密着層のチタン（Ｔｉ）膜、バリアメタル層の窒化チタン（ＴｉＮ）膜の形成方法としては、ＣＶＤ法の他にＩＭＰを用いたスパッタ等の方法で行うことも可能であり、また、上記ＣＭＰの代わりに全面エッチバックを用いても良い。
【００５７】
続いて、各プラグ５１〜５６に接続する配線５７〜６２を形成する。この配線形成は、通常の配線形成技術によるものである。例えばアルミニウム、銅、高融点金属、金属シリサイドのような金属化合物等の、通常の半導体装置に用いられる配線材料により形成される。
このようにして、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて、多層配線に設定することが可能である。
また、溝配線構造（例えばダマシン構造、デュアルダマシン構造等）を用いた銅等の配線で形成することも可能である。
【００５８】
上記構成の製造方法では、ＰＦＥＴからなる第１トランジスタ２にＮ型のポリシリコンからなるゲート電極２３Ｎを形成し、ＮＦＥＴからなる第２トランジスタ３にＰ型のポリシリコンからなるゲート電極２３Ｐを形成することから、ゲート空乏層が生じず、より高いゲート容量が得られる。ここでいう、より高いゲート容量とは、必要以上にゲート容量を大きくして、寄生容量を増やすという意味ではなく、本来微細化によって得られるべき、ゲート空乏化によって損なわれていたゲート容量を得るという意味である。
また、ゲート絶縁膜２２のゲート電極２３側にハフニウムやアルミニウム等の金属不純物２２を存在させていることから、実効仕事関数を例えば０．１Ｖ〜０．３Ｖ程度変化させることができる。
また高い閾値電圧が達成されるので、イオン化不純物散乱による移動度劣化を抑制し、電界緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を抑制できる。
【００５９】
よって、ゲート空乏化を抑制しつつ実効仕事関数を制御することができるので、リークの低減、移動度の向上が図れるという利点がある。
【図面の簡単な説明】
【００６０】
【図１】本発明の半導体装置に係る実施例を模式的に示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る実施例を示した製造工程断面図である。
【図７】従来の半導体装置のゲート電極部分を模式的に示した概略構成断面図である。
【符号の説明】
【００６１】
１…半導体装置、２…第１トランジスタ、３…第２トランジスタ、２１…ゲート絶縁膜、２２…金属不純物、２３Ｎ，２３Ｐ…ゲート電極
【特許請求の範囲】
【請求項１】
第１導電型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、
前記第１導電型とは逆の第２導電型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを有し、
前記第１トランジスタのゲート絶縁膜と前記第２トランジスタのゲート絶縁膜は、前記ゲート電極側に金属不純物が存在していて、
前記第１トランジスタのゲート電極が第２導電型のポリシリコンである、
もしくは前記第２トランジスタのゲート電極が第１導電型のポリシリコンである、
もしくは前記第１トランジスタのゲート電極が第２導電型のポリシリコンであり前記第２トランジスタのゲート電極が第１導電型のポリシリコンである
ことを特徴とする半導体装置。
【請求項２】
前記金属不純物は、ハフニウム、アルミニウム、ジルコニウム、ランタン、プラセオジム、イットリウム、チタン、タンタル、タングステンのいずれかである
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１トランジスタがＰ型の電界効果トランジスタであり、
前記第２トランジスタがＮ型の電解効果トランジスタであり、
前記第１トランジスタの前記ゲート電極がＮ型ポリシリコンである、
もしくは前記第２トランジスタの前記ゲート電極がＰ型ポリシリコンである、
もしくは前記第１トランジスタの前記ゲート電極がＮ型ポリシリコンであり前記第２トランジスタの前記ゲート電極がＮ型ポリシリコンである
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１トランジスタのチャネルにフッ素が導入され、
前記第２トランジスタのチャネルに窒素が導入されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、
Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属不純物を堆積する工程と、
前記金属不純物が堆積された前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に両側の前記半導体基板にソース・ドレイン領域を形成する工程を有し、
前記第１トランジスタのゲート電極にＮ型の不純物を導入する工程と、前記第２トランジスタのゲート電極にＰ型の不純物を導入する工程のいずれか一方の工程、もしくは両方に工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜上に金属不純物を堆積する工程の代わりに、前記ゲート絶縁膜中に金属イオンを注入する工程を有する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜を形成する前に、
前記半導体基板の前記第１トランジスタのチャネルが形成される領域にフッ素を導入する工程と、
前記半導体基板の前記第２トランジスタのチャネルが形成される領域に窒素を導入する工程と
を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１】
第１導電型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、
前記第１導電型とは逆の第２導電型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを有し、
前記第１トランジスタのゲート絶縁膜と前記第２トランジスタのゲート絶縁膜は、前記ゲート電極側に金属不純物が存在していて、
前記第１トランジスタのゲート電極が第２導電型のポリシリコンである、
もしくは前記第２トランジスタのゲート電極が第１導電型のポリシリコンである、
もしくは前記第１トランジスタのゲート電極が第２導電型のポリシリコンであり前記第２トランジスタのゲート電極が第１導電型のポリシリコンである
ことを特徴とする半導体装置。
【請求項２】
前記金属不純物は、ハフニウム、アルミニウム、ジルコニウム、ランタン、プラセオジム、イットリウム、チタン、タンタル、タングステンのいずれかである
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１トランジスタがＰ型の電界効果トランジスタであり、
前記第２トランジスタがＮ型の電解効果トランジスタであり、
前記第１トランジスタの前記ゲート電極がＮ型ポリシリコンである、
もしくは前記第２トランジスタの前記ゲート電極がＰ型ポリシリコンである、
もしくは前記第１トランジスタの前記ゲート電極がＮ型ポリシリコンであり前記第２トランジスタの前記ゲート電極がＮ型ポリシリコンである
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１トランジスタのチャネルにフッ素が導入され、
前記第２トランジスタのチャネルに窒素が導入されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタと、
Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタとを形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属不純物を堆積する工程と、
前記金属不純物が堆積された前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に両側の前記半導体基板にソース・ドレイン領域を形成する工程を有し、
前記第１トランジスタのゲート電極にＮ型の不純物を導入する工程と、前記第２トランジスタのゲート電極にＰ型の不純物を導入する工程のいずれか一方の工程、もしくは両方に工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜上に金属不純物を堆積する工程の代わりに、前記ゲート絶縁膜中に金属イオンを注入する工程を有する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜を形成する前に、
前記半導体基板の前記第１トランジスタのチャネルが形成される領域にフッ素を導入する工程と、
前記半導体基板の前記第２トランジスタのチャネルが形成される領域に窒素を導入する工程と
を有することを特徴とする請求項５記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１８１９７８（Ｐ２００９−１８１９７８Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１７１１９（Ｐ２００８−１７１１９）
【出願日】平成２０年１月２９日（２００８．１．２９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月２９日（２００８．１．２９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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