【課題】ユーザに負担をかけることなく、容易にアナログ音響信号の音質劣化を抑制することが可能なレベル調整装置を提供すること。
【解決手段】入力ポートはアナログ入力ブロック８００を有し、アナログ入力ブロック８００は、迂回スイッチ８０１、固定ゲインにて信号レベルの減衰を行うパッド８０２、可変ゲインにて信号レベルを増幅又は減衰して調整するアンプ８０３を備える。迂回スイッチ８０１はパッド８０２とアンプ８０３により信号レベルが調整されるパッドオン状態とアンプ８０３のみで信号レベルが調整されるパッドオフ状態を切り替えられる。信号レベルの調整の後に、パッドオン状態で、かつパッドのオン・オフの何れの状態でもゲインの調整が可能な重複範囲ＲＯＶの範囲内である入力ポートを抽出し、該当する入力ポートのアナログ入力ブロック８００に対して、パッドオフ状態への切り替え調整処理を行う。 （もっと読む）

【課題】受信信号の品質に応じて、ＡＤ変換器の識別レベルを適切に調整することにより、その実効的な分解能を向上させ、もって、高分解能と高速化の要求に応え得るデジタル受信機を提供する。
【解決手段】デジタル受信機は、識別レベル制御信号に応じて識別レベルを設定し、設定された識別レベルに基づいて入力アナログ信号をデジタル信号に変換するＡＤ変換器１０２と、設定値に基づき識別レベル制御信号を生成し、ＡＤ変換器へ出力する識別レベル調整回路１０４と、設定値に基づきＡＤ変換器の伝達関数に関する情報である伝達関数補正制御信号を生成する信号品質モニタ部１０８と、伝達関数補正制御信号に基づいて、ＡＤ変換器の伝達関数と初期伝達関数とのずれを相殺するようにデジタル信号を信号処理する伝達関数補正回路１０６とを備える。 （もっと読む）

【課題】アナログデジタル変換装置のサイズを縮小し、且つ、インタリーブ間のミスマッチに起因する誤差の補正に必要な処理量を低減する。
【解決手段】本発明の実施形態のアナログデジタル変換装置は、アナログ入力信号をデジタル出力信号に変換する。アナログデジタル変換装置は、アナログデジタル変換ユニット１２と、疑似エイリアス信号生成部１１４と、利得制御部１１６と、エイリアス信号補正部１１８と、を備える。アナログデジタル変換ユニット１２は、アナログ入力信号を、複数のデジタル信号に変換する。疑似エイリアス信号生成部１１４は、複数のデジタル信号を合成した合成信号に含まれるエイリアス信号成分を模擬する疑似エイリアス信号を生成する。利得制御部１１６は、疑似エイリアス信号を用いて、デジタル出力信号の利得を制御する利得制御信号を生成する。エイリアス信号補正部１１８は、利得制御信号を用いて、エイリアス信号成分を補正する。 （もっと読む）

【課題】増幅回路を用いてＡＤ変換の分解能を拡大するＡＤ変換技術において増幅回路のゲインに対する校正精度を向上させる。
【解決手段】目的ゲイン２^ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理を行い、アナログ信号を増幅回路で増幅してからＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２^ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺する。前記ゲインキャリブレーション処理では、デジタル的に既知の校正データに応ずる校正信号を目的ゲイン２^ｎ倍した信号のＡＤ変換結果に対して、上記校正データをＮ倍した信号を増幅せずにＡＤ変換して当該変換結果の１／Ｎの値を用いて、前記実測ゲインを求める。 （もっと読む）

【課題】レベル変換回路のレイアウト面積の縮小を図る。
【解決手段】半導体集積回路装置（１０）は、レベル変換回路（１４）と、Ｄ／Ａ変換回路（１２）とを備える。このとき、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路（１５）と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路（１３）とを設ける。上記レベル変換回路は、シリアル形式のデジタル信号に対応するレベル変換機能を備えていれば良く、パラレル形式のデジタル信号に対応させる場合に比べて、レベル変換回路のレイアウト面積を縮小することができる。 （もっと読む）

【課題】低電力動作、高速動作が可能で、しかも小型化が容易で、出力段の増幅器のゲインを精度良く制御することが可能なＡＤ変換器および信号処理システムを提供する。
【解決手段】入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を第１の増幅器および第２の増幅器で、制御されるゲインをもって増幅して出力する複数のＡＤ変換ステージと、第１の増幅器および第２の増幅器の出力信号のモニター結果に応じて第１の増幅器および第２の増幅器のゲインを制御するゲイン制御部と、を有し、第１の増幅器および第２の増幅器は、オープンループの増幅器により形成され、ゲイン制御部は、少なくとも１つのＡＤ変換ステージにおける第１の増幅器および第２の増幅器の出力信号の振幅情報を取り出し、ステージから出力されるアナログ信号の振幅が、設定される設定振幅に収束するようにゲイン制御を行う。 （もっと読む）

【課題】広い範囲のアナログ信号を高精度でデジタル信号に変換するためには前段に可変ゲインアンプが必要であるが、このため高価なアナログ部品が必要であった。本発明は簡単な構成でゲインを可変できるアナログデジタル変換器を提供することを目的にする。
【解決手段】アナログ信号とフィードバック信号の差分信号を積分し、この積分信号をそのレベルに対応するデューティ比を有する信号に変換して、この信号のデューティ比をゲイン設定器で（１／ゲイン）に変換した信号をデューティ／レベル変換してフィードバック信号を生成するようにした。高価なアナログ部品を使用しなくてもよい。 （もっと読む）

【課題】ＡＤＣを適切に補正することができる。
【解決手段】変換部１は、光信号を電気信号に変換する。増幅器２は、変換部１によって変換された電気信号を増幅する。ＡＤＣ３ａ〜３ｎは、増幅器２で増幅された電気信号を時分割でアナログ−デジタル変換する。制御部４は、複数のＡＤＣ３ａ〜３ｎの補正を行う際、複数のＡＤＣ３ａ〜３ｎの出力の合計振幅または平均振幅が所定値以上となるように、増幅器２の増幅率を制御する。 （もっと読む）

【課題】処理負荷の増大を抑制しつつ、アナログ信号の出力レベルの精度を向上させる。
【解決手段】本発明のデジタルアナログ変換装置は、Ｎビットのデジタル信号をアナログ信号に変換して出力するＤＡコンバータと、所定のサンプリング周期で入力されるＭ（Ｍ＞Ｎ）ビットのデジタル信号に示される第１の値を、Ｎビットのデジタル信号で示される範囲内の第２の値となるように所定比で縮小して出力するスケール変換部と、第２の値をＮビットのデジタル信号で示される第３の値に変換して出力するビット長変換部と、所定のサンプリング周期内で、第２の値と第３の値との誤差を示す第４の値を入力値とする所定の演算を複数回行い、演算結果が０である場合には第３の値を、演算結果が正である場合には、第３の値から１を減算した第５の値を、演算結果が負である場合には、第３の値に１を加算した第６の値を、ＤＡコンバータに出力する出力値決定部と、を有する。 （もっと読む）

【課題】アナログ入力信号の信号レベルに応じてＦＳＲ電圧を変化させることにより、Ｄ／Ａコンバータの基準電圧を切り替える基準電圧発生回路の有無に関係なく、電圧変動の小さなアナログ入力信号に対する分解能を充分に向上させることができるＡ／Ｄコンバータを提供すること。
【解決手段】Ａ／Ｄコンバータは、複数のアナログ入力信号のうちのいずれか１つを選択して出力する選択部の出力を第１比較基準電圧と比較する比較部と、前記複数のアナログ入力信号のうちのいずれか１つのアナログ入力信号の電圧変動範囲に応じた第２比較基準電圧を出力するＤ／Ａコンバータと、前記選択部で選択されたアナログ入力信号の電圧変動範囲に応じて、前記Ｄ／Ａコンバータが出力する第２比較基準電圧を前記第１比較基準電圧に切り替えて前記比較部に出力する切替部とを含む。 （もっと読む）

【課題】大きなヘッドルームを設定したアナログ信号をデジタル処理回路で増幅したときのＳ／Ｎ特性を向上する。
【解決手段】音声処理系統１１〜１ｎは、アナログ増幅回路２１〜２ｎ、ＡＤ変換回路３１〜３ｎ、デジタル処理回路４１〜４ｎを有する。第１の音声処理系統１１に入力されたアナログ信号は、分配スイッチ６２を介して第１と第２の音声処理系統のアナログ増幅回路２１、２２に分配される。分配されたアナログ信号は、２６ｄＢに設定されたヘッドルームに基づいてアナログ増幅回路２１、２２で増幅され、ＡＤ変換回路３１、３２で−２６ｄＢＦＳのデジタル信号に変換される。これらのデジタル信号は、切換スイッチ７１、７２を介して、デジタル信号の加算・処理回路４０に入力される。これらのデジタル信号は、デジタル信号の加算・処理回路４０において加算、増幅され、一般的基準の出力レベルである−２０ｄＢＦＳのデジタル信号として出力される。 （もっと読む）

【課題】ＡＤ変換の際のアナログ入力振幅の収束時間を短縮させつつ、ＡＤ変換回路が想定する量子化分解能を最大限に活用することが可能なＡＤ変換器を提供する。
【解決手段】アナログ信号からデジタル信号に変換するＡＤ変換回路へ、アナログ信号の入力の振幅を可変させて出力するＡＧＣ回路と、ＡＧＣ回路が出力するアナログ信号の出力範囲と、既定の電圧の範囲と比較して、該比較の結果に基づいてＡＧＣ回路が出力するアナログ信号の出力範囲を制御する第１検波部と、を備える、ＡＤ変換器が提供される。これにより、ＡＤ変換の際のアナログ入力振幅の収束時間を短縮させつつ、ＡＤ変換回路が想定する量子化分解能を最大限に活用することが可能なＡＤ変換器を提供することができる。 （もっと読む）

【課題】多数段の音声処理装置を経由しても信号の劣化が少ない音声伝送システムを提供する。
【解決手段】ルーター１に、(1)入力されたアナログ音声信号をデジタル信号に変換するＡＤ変換装置２、(2) デジタル音声信号に種々の処理を加える複数の音声処理装置３、(3) 処理されたデジタル信号を任意のアナログ音声信号に変換して出力するＤＡ変換装置４を接続する。ルーター１に、他の音声処理システム１０に接続される外部端子と、本システムを構成する各機器を制御するコンソール１１を接続する。各装置２，３，４とルーター間で授受する信号を、32Bit浮動小数点フォーマットとする。 （もっと読む）

【課題】さまざまな入力形式の信号に柔軟に適応可能な汎用性の高い入力セレクタを提供する。
【解決手段】第１抵抗Ｒ１〜第４抵抗Ｒ４は、それぞれの第１端子が対応する入力ポートＰｉ１〜Ｐｉ４に接続される。第１スイッチＳＷ１〜第４スイッチＳＷ４はそれぞれ、対応する抵抗と第１演算増幅器１０の反転入力端子の間に設けられる。第５スイッチＳＷ５、第６スイッチＳＷ６はそれぞれ、対応する抵抗と、第２演算増幅器１２の反転入力端子の間に設けられる。第５抵抗Ｒ５および第７スイッチＳＷ７は第１演算増幅器１０の出力端子と第２演算増幅器１２の反転入力端子の間に直列に設けられる。第６抵抗Ｒ６は第１演算増幅器１０の出力端子と反転入力端子の間に設けられ、第７抵抗Ｒ７は第２演算増幅器１２の出力端子と反転入力端子の間に設けられる。 （もっと読む）

【課題】熱雑音および演算増幅器に要求されるオープンループゲインを大きくさせることなく、入力レンジおよびディジタル出力信号のビット数を大きくすることのできるパイプライン型Ａ／Ｄコンバータを提供する。
【解決手段】サンプルホールド用のコンデンサの個数ＭをＮ分割し、さらに基準電圧をＮ倍することで、基準電圧を加減算するために用いることが出来るコンデンサの数を増加させて入力レンジを広げ、ディジタル出力信号のビット数を大きくする。この場合、全てのコンデンサでアナログ信号をサンプルするため、コンデンサを分割する前後で熱雑音を劣化させない。さらに、アナログ信号を増幅するための帰還素子として用いるコンデンサと、残りのコンデンサとの比はコンデンサを分割する前後で変わらないため、演算増幅器１２８に要求されるオープンループゲインを増加させない。 （もっと読む）

【課題】装置構成に要する費用が嵩んだり、装置が大型化することを防止し、変換周期を短縮する。
【解決手段】Ａ／Ｄ変換装置１０の記憶部１２は、アナログ信号が入力される複数のチャンネルＣＨ１，…，ＣＨｎ毎に対応付けられた複数の基準電圧Ｖｒｅｆを予め記憶する。電圧選択部１３は、記憶部１２に記憶された複数の基準電圧Ｖｒｅｆの何れか１つを選択して基準電圧出力部１４から出力させ、全チャンネルＣＨ１，…，ＣＨｎのＡ／Ｄ変換が完了する毎に基準電圧Ｖｒｅｆの選択を変更して、全て基準電圧Ｖｒｅｆを順次出力させる。Ａ／Ｄ変換器１５は、全ての基準電圧Ｖｒｅｆと全チャンネルＣＨ１，…，ＣＨｎとの組み合わせ毎のデジタル信号のうち、予め記憶部１２に記憶された基準電圧Ｖｒｅｆと各チャンネルとの対応付けに等しい組み合わせのデジタル信号を出力する。 （もっと読む）

【課題】簡易構成で低コストであり、設計が容易な広帯域のローパスフィルタを提供する。
【解決手段】ディジタル信号を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成する、複数のディジタル遅延回路と、各々が、ディジタル信号、または遅延回路の１つからの遅延されたレプリカを、アナログ信号へ変換する、複数のディジタル対アナログコンバータと、各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節する、かつ各々が出力をもつ、複数のアナログ利得回路と、アナログ利得回路の出力を加算するアナログ加算器とを含むことができる。 （もっと読む）

【課題】シングルスロープ積分型ＡＤ変換用の参照信号の傾きを高精度に制御できるＤＡ変換装置を提供する。
【解決手段】参照信号を得る第１ＤＡ変換部３０２に対して、第２ＤＡ変換部３０４で得られたＤＡ出力電流Ｉgainに基づいてゲイン制御を加える。電流源セル部３５０内の各電流源セル３５３，３５５は、ＤＡ出力電流Ｉgainに応じたバイアス電圧Ｖbaisでその動作電流が規定される。第１ＤＡ変換部３０２において、下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。上位ビット制御部３４０は、下位ビット制御部３３０の分周動作で生成される所定分周クロックをシフトクロックとして使用してシフトレジスタ部３４２内の各シフトレジスタのシフト出力を順次Ｈにし、このシフト出力を使用して同一重付け電流の上位電流源セル３５５を順次選択する。 （もっと読む）

【課題】分解能を上げることによる回路面積及び消費電力の増大を抑えた並列補間型Ａ／Ｄ変換器を提供する。
【解決手段】ｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（ただし、ＶＲ１＜ＶＲ２・・・＜ＶＲｍ＜ＶＲｍ＋１）を生成する参照電圧生成回路１１１と、参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅器列１１２と、各差動増幅器からそれぞれ生成される出力電圧セットを受け取る複数個の比較回路を含む動作回路１１３とを設ける。ここで、より重要な情報を含むアナログ信号成分を精度良く変換できるよう特定の範囲では回路ばらつき耐性を高め、重要でない情報成分を変換する範囲は回路ばらつき耐性を低くするように、参照電圧をＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）とするとき、参照電圧ＶＲｋのｋ値に応じて比較回路の個数を異ならせる。 （もっと読む）

【課題】 入力信号を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と基本クロック端子２２と判定クロック端子２３とリセット端子２４と温度補償クロック端子２５と２値化出力端子２６と遅れ出力端子２８とピークホールド回路３０とボトムホールド回路４０と２値化判定回路１２０と入力信号検出回路１３０と停止判定回路１４０を備えている。２値化回路１０では、停止判定信号が入力信号の停止期間を検出し、この停止期間にピークホールド回路３０とボトムホールド回路４０が、各々の記憶値を入力信号に追従して変化させる。これによって、停止期間に、入力信号がピークホールド回路３０とボトムホールド回路４０の記憶値から算出される閾値を越えて変化することが抑制され、停止期間に２値化出力が反転することが抑制される。 （もっと読む）