【課題】高速動作可能な疑似ランダムビット列発生器を提供する。
【解決手段】疑似ランダムビット列発生器は、ハーフレート・クロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）のＤＦＦ１−３，・・・，１−Ｎと、ハーフレート・クロック信号によって決定される動作タイミングがＤＦＦ１−３，・・・，１−Ｎの動作タイミングと１８０度位相が異なるタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個のＤＦＦ１−２，・・・，１−Ｎ−１と、排他的論理和回路２と、ハーフレート・クロック信号の２倍の周波数のフルレート・クロック信号により排他的論理和回路２の出力信号を識別再生するＤＦＦ１−１とを備える。 （もっと読む）

【課題】回路動作開始直後の初回サンプリングにおいてもランダム性の高い真性乱数を生成することのできる乱数生成回路を提供する。
【解決手段】奇数段の論理ゲートで構成されたＭ１個の第１のリングオシレータ１０−１と、偶数段のインバータと１段の論理ゲートで構成されたＭ２個の第２のリングオシレータ１０−２と、第１のリングオシレータ１０−１の中間ノード出力と第２のリングオシレータ１０−２の中間ノード出力の排他的論理和をとる（Ｍ１＋Ｍ２）入力ＸＯＲ２１と、出力をサンプリングクロックでラッチし、乱数値として出力するＤ−ＦＦ２２と、サンプリングクロックを生成する制御部１００とを備え、第１のリングオシレータ１０−１を構成する各論理ゲートの出力にそれぞれインバータが接続され、インバータのいずれか１つの出力をリングオシレータの中間ノード出力とする。 （もっと読む）

【課題】方法で真正な乱数を簡単に取り出すことができる物理乱数生成装置及び物理乱数生成回路を提供する。
【解決手段】出力レベルがランダムに変動するノイズ源からの信号を所定の周期でサンプリングしてディジタル値に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段によってサンプリングされたディジタル値を所定期間にわたり保持するディジタル値保持手段と、前記ディジタル値保持手段に保持されている値と、その後にサンプリングされたディジタル値との差を算出する演算手段と、前記演算手段による演算結果を乱数値として出力する出力手段とを具備する。ノイズ源から出力される信号をあるタイミングでサンプリングしたときに、その値から前回サンプリングされた値を差し引いた値が乱数値として出力され、真正度の高い乱数が得られる。 （もっと読む）

【課題】放射ノイズを低減する。
【解決手段】Ｎ段のＤフリップフロップ(DFF)を備え、隣り合う前段のDFFの非反転端子が隣り合う後段のDFFの入力端子に接続され、最終段のDFFの非反転端子及び最終段以外の１つの段のDFFの非反転端子がEXORを介して最初の段のDFFの入力端子に接続され、最終段のDFFの非反転端子から２^Ｎ−１ビットのビットパターンを繰り返したパターン信号を出力するパターン信号出力回路１０、パターン信号が２^Ｎ−１ビット出力される毎にビットパターン長を示す信号を出力するビットパターン長カウント回路１２、ビットパターン長を示す信号に基づきパターン信号出力回路１０の非反転端子及び反転端子から複数の端子を複数個ずつ繰り返し選択するための選択信号を出力するＭ進カウンタ回路１４、及び選択信号に応じて該複数の端子から出力された信号を選択し、選択した信号を擬似ランダム信号として出力するタップ出力シフト回路１６を含む。 （もっと読む）

【課題】他の装置との間で類似することが少ない擬似乱数列を出力し得る擬似乱数出力装置を提供する。
【解決手段】船舶に搭載される擬似乱数出力装置２０は、ＧＰＳ受信機２１と、擬似乱数発生部２２と、を備える。ＧＰＳ受信機２１は、ＧＰＳ衛星から測位信号を受信し、自船の位置等のデータを取得する。擬似乱数発生部２２は、ＧＰＳ受信機２１が出力する緯度及び経度の情報を加工したものをシードとして用いることにより、擬似乱数を発生させる。擬似乱数発生部２２から得られた擬似乱数は、船舶に搭載されるレーダ装置１において、レーダアンテナ１４からパルス信号を送信する時間間隔を決定するために用いられる。 （もっと読む）

【課題】簡単な回路構成でスペクトラム拡散を行うことが可能なクロック発振回路を提供する。
【解決手段】基本クロック信号を発振する基本クロック発振器と、基本クロック信号と非同期で、かつ基本クロック信号より短い周期としたクロック調整信号を発振する調整クロック発振器と、基本クロック信号をクロック調整信号の１周期分シフトして、クロックシフト信号として出力するシフト回路２３ｃと、基本クロック信号およびクロックシフト信号を１周期ごとに切り替えて、調整クロック信号として出力する切替回路として機能するカウンタ回路２３ａおよびセレクタ回路２３ｂとを備えている。シフト回路２３ｃは、基本クロック信号をクロック調整信号の立ち上がりで同期する第２フリップフロップ２３ｃ１で形成され、カウンタ回路２３ａは、基本クロック信号を２分周する第１フリップフロップ２３ａ１および第１インバータ２３ａ２で形成されている。 （もっと読む）

【課題】高周波数かつ大振幅のジッタを生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】 暗号技術や認証技術等で必須となる乱数（特に真正乱数）を多量に、安定的、かつ高速に生成する。
【解決手段】 複数個のランダムパルス発生器に対応して設けられた複数個のカウンタによって、その複数個のランダムパルス発生器にパルスが発生した後の経過時間をそれぞれカウントし、前記複数個のランダムパルス発生器の少なくとも一つにパルスが発生したとき、対応するカウンタのカウント値を含め又は含めずにその対応するカウンタとは別の複数のカウンタのカウント値を読み取り、かつ、読み取った複数個のカウント値に基づいて乱数を出力する
別の方式は、所要ビット数に応じて設けた複数個のランダムパルス発生器から入力されたパルスに応じてレジスタの複数ビットの値を反転させ、このレジスタの各ビットの値を所定のタイミングで読み取り、読み取ったデータに基づいて乱数を出力する。 （もっと読む）

【課題】、三角波信号の周期が離散的に変化されるにもかかわらず、該周期を時間的基準として活用することが可能なパルス幅変調回路を提供することにある。
【解決手段】
コンデンサ（C_T）の充放電電流によって規定される周期をもつ一定振幅の三角波信号を発生する三角波発生手段（11）と、三角波信号に同期するタイミングでコンデンサ（C_T）の充放電電流を基準電流値から離散的に変化させる電流変調手段（13）と、三角波信号と被変調信号とを比較することによってパルス幅変調信号を発生する比較手段（12）と、を備える。電流変調手段（13）は、三角波信号の連続する２周期の一方および他方の周期に対して等しい値の離散的変化成分を割り当てるとともに、離散的変化成分を一方および他方の周期においてそれぞれ基準電流値に加算および減算するように構成される。 （もっと読む）

本発明は、暗号乱数発生器にシードを与えるための方法及び装置に関する。暗号乱数発生器にシードを与えるために画像を使用する。入力した画像の画素が選択されて、その各々に関連する位置情報及び色情報が与えられる。選択された画素に関連するこの位置情報と色情報とを用いて所定数のビットを計算し、次にこれらのビットを使用して暗号乱数発生器にシードを与える。ユーザは、カメラ、スキャナ、又はリポジトリで画像を入力することができる。 （もっと読む）

【課題】パターンデータを削減することで記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能なパターン発生器を実現する。
【解決手段】任意の出力パターン信号を生成するパターン発生器において、出力パターン信号の分周比データが格納されている記憶部と、記憶部から読み出す分周比データの最初のアドレスであるスタートアドレスと記憶部から読み出す分周比データの最後のアドレスであるエンドアドレスに基づき、記憶部のアドレスを制御するアドレス制御部と、記憶部から出力される分周比データに基づき、出力パターン信号を生成出力し、パターン更新時には更新要求信号をアドレス制御部に出力するパターン生成制御部とを備える。 （もっと読む）

【課題】ウェハーレベルでのバーンインテストに対応可能であって、テスト用の回路の設計容易化が見込める半導体集積回路を提供することを目的とする。
【解決手段】バーンインテストモードにおいて、ＰＬＬ回路１の出力クロックを、直接或いは反転回路等のリファレンス入力信号出力回路２を介してＰＬＬ回路１のリファレンス入力端子に供給するとともに、セレクタ３を介してスキャンチェーンを構成する初段のフリップフロップＦＦにデータ入力信号として供給することにより、初段のフリップフロップＦＦから擬似的な乱数を発生させ、回路全体に適切なストレスを印加する。 （もっと読む）

【課題】少ない消費電力で、信頼性の高い乱数を発生させること。また、乱数発生装置の回路規模を小さくするとともに、製造コストを削減すること。
【解決手段】中間電位生成部２により、Ｄフリップフロップ３のデータ端子に接続された電界効果トランジスタの閾値にほぼ等しい中間電位を生成する。Ｄフリップフロップ３へのクロック信号ＣＬＫの入力がアクティブのときの中間電位の値がその電界効果トランジスタの閾値よりも低い場合には、クロック信号ＣＬＫの入力が次にアクティブになるまでＤフリップフロップ３は"０"を保持し、乱数データとして"０"を出力する。クロック信号ＣＬＫの入力がアクティブのときの中間電位の値がその電界効果トランジスタの閾値よりも高い場合には、クロック信号ＣＬＫの入力が次にアクティブになるまでＤフリップフロップ３は"１"を保持し、乱数データとして"１"を出力する。 （もっと読む）

【課題】信号発生装置の複数のチャンネルに供給されるクロックを停止することなく、チャンネル間の出力信号位相を制御する。
【解決手段】第１及び第２チャンネル２０及び２２は、クロック位相シフト回路２６及び２８と、メモリ、並直列変換回路、ＤＡＣを有する信号発生ブロック１０及び１２を具えている。位相比較回路２４は、信号発生ブロック１０及び１２内のメモリから波形データを読み出すための分周クロックを受けて、これらの位相を比較し、位相差信号を生成する。ＣＰＵは、この位相差信号を用いてクロック位相シフト回路２６及び２８を制御し、信号発生ブロック１０及び１２に供給するクロックの位相シフトを行うことで、第１及び第２チャンネル２０及び２２の出力信号の位相関係を所望の関係に制御する。 （もっと読む）

【課題】 スイッチ回路によりデジタル信号のビット番号をランダムに入れ替える。
【解決手段】 スイッチ回路ＳＷＣは、デジタル入力信号ＩＮのビット番号を選択信号ＳＥＬに応じて順次シフトし、デジタル出力信号ＯＵＴとして出力する。スイッチ制御回路ＳＣＮＴは、ランダムな値に変化するシフト信号ＳＦＴを受け、ビット番号とシフト信号ＳＦＴが示す値とを演算することで次のビット番号を生成し、生成したビット番号を選択信号ＳＥＬとして順次出力する。スイッチ制御回路ＳＣＮＴによりランダムなビット番号が生成されるため、スイッチ回路ＳＷＣは、デジタル入力信号ＩＮのビット番号を規則性のないランダムな順序でシフトしてデジタル出力信号ＯＵＴとして出力できる。デジタル出力信号ＯＵＴをＤ／Ａ変換部ＤＡＰに供給することで、Ｄ／Ａ変換の精度を向上できる。 （もっと読む）

【課題】 乱数性を向上させることが可能な乱数発生装置を提供する。
【解決手段】 乱数発生装置は、回路の出力が不安定な状態であるメタステーブルにおける回路の出力に基づいて乱数データを生成する乱数生成部１と、乱数データを格納する乱数格納部４と、メタステーブルの消滅後に乱数生成部１から出力される乱数データを乱数格納部４に格納させる制御を行なう制御部５とを備える。 （もっと読む）

【課題】ランダム性が高く質のよい乱数を生成可能な乱数発生回路を提供する。
【解決手段】乱数発生回路は、リング発振器２と、基準クロック信号CK0を遅延させて遅延基準クロック信号CK1を生成する遅延制御回路３と、リング発振器２で生成された発振信号を遅延基準クロック信号CK1でラッチする第１のフリップフロップ４と、第１のフリップフロップ４の出力論理を均一化する第１のExOR回路５と、リング発振器２で生成された発振信号を遅延させる遅延回路６と、遅延回路６で遅延された発振信号を遅延基準クロック信号CK1でラッチする第２のフリップフロップ７と、第２のフリップフロップ７の出力論理を均一化する第２のExOR回路８と、第１および第２のExOR回路５，８の出力信号と基準クロック信号CK0とに基づいてランダムシリアルデータを生成する線形帰還レジスタ９とを備えている。 （もっと読む）

【課題】Ｍ系列等の擬似乱数系列のタップ位置を自由に変更可能な、回路規模の小さい乱数生成回路を提供する。
【解決手段】乱数生成回路は、擬似乱数系列の擬似乱数を生成する線形帰還シフトレジスタと、擬似乱数系列におけるタップ位置を記憶するレジスタと、前記線形帰還シフトレジスタに記憶されているデータと、前記レジスタに記憶されているタップ位置とに基づいて、前記線形帰還シフトレジスタへの帰還信号を生成する帰還信号生成回路と、を備える。 （もっと読む）

【課題】 受け渡しするデータの取りうる値が２のべき乗でないときもレーシングの影響を排除する。
【解決手段】 Ｍ分周カウンタ１はクロックfnxにより駆動されＭ個の数値を出力する。エンコーダ２はＭ分周カウンタの出力値を“１”の位置によって表現するＭビットの値に変換する。演算回路３はエンコーダの出力にモジュロ２の演算を行う。Ｄ型ＦＦ４は演算回路の出力をクロックfsでラッチする。Ｄ型ＦＦ５はＤ型ＦＦ４の出力をユーザクロックでラッチする。デコーダ６はユーザクロックに同期してＤ型ＦＦ５の出力をエンコーダの出力値に戻す。Ｎ分周カウンタ７はfsで駆動されＮカウントするとラッチ信号を出力する。Ｄ型ＦＦ８はこのラッチ信号でデコーダ６の出力をラッチする。 （もっと読む）

【課題】 データ伝送を行なうＩＣチップ間のインターフェースにおける消費電力を最適化する。
【解決手段】 ＩＣチップが印刷基板上に実装され、他のＩＣチップとの電気的な接続がなされた後に、一方のＩＣチップ・インターフェースから他方のＩＣチップへテスト・データの伝送を行ない、受信したテスト信号の判定結果に基づいて、本来のデータ伝送時におけるインターフェースの出力レベルを決定することができる。ＩＣチップの制御部他は、ＣＭＯＳ回路を用いて実装することにより、通常の動作時に消費電力を増やすことはない。 （もっと読む）