信号発生装置
【課題】信号発生装置の複数のチャンネルに供給されるクロックを停止することなく、チャンネル間の出力信号位相を制御する。
【解決手段】第１及び第２チャンネル２０及び２２は、クロック位相シフト回路２６及び２８と、メモリ、並直列変換回路、ＤＡＣを有する信号発生ブロック１０及び１２を具えている。位相比較回路２４は、信号発生ブロック１０及び１２内のメモリから波形データを読み出すための分周クロックを受けて、これらの位相を比較し、位相差信号を生成する。ＣＰＵは、この位相差信号を用いてクロック位相シフト回路２６及び２８を制御し、信号発生ブロック１０及び１２に供給するクロックの位相シフトを行うことで、第１及び第２チャンネル２０及び２２の出力信号の位相関係を所望の関係に制御する。
【解決手段】第１及び第２チャンネル２０及び２２は、クロック位相シフト回路２６及び２８と、メモリ、並直列変換回路、ＤＡＣを有する信号発生ブロック１０及び１２を具えている。位相比較回路２４は、信号発生ブロック１０及び１２内のメモリから波形データを読み出すための分周クロックを受けて、これらの位相を比較し、位相差信号を生成する。ＣＰＵは、この位相差信号を用いてクロック位相シフト回路２６及び２８を制御し、信号発生ブロック１０及び１２に供給するクロックの位相シフトを行うことで、第１及び第２チャンネル２０及び２２の出力信号の位相関係を所望の関係に制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号発生装置に関し、特に複数チャンネルからの出力信号の位相を所望の関係に制御でき、更に必要に応じて高速な出力信号を発生させることが可能な信号発生装置に関する。
【背景技術】
【０００２】
電子回路の設計過程では回路を試作することも多いが、ある回路を試作してもその回路の前段の回路がまだできていないこともある。こうした場合、前段の回路が出力するであろう信号を、信号発生装置にシミュレートさせて回路に供給し、回路動作の確認が行われる。また、回路の動作速度は、どんどん高速になっているので、信号発生装置の出力信号にもより高周波数のものが要求されている。
【０００３】
このとき、供給する信号は１つだけでなく、複数の信号を回路の複数のポイントに供給したいという要求も多い。このため、信号発生装置には、複数のチャンネルが設けられ、これらチャンネル間で同期して信号を出力可能にしている。複数のチャンネルからの出力は、ユーザが出力開始の操作を信号発生装置に行うことによって開始される。また、信号発生装置が外部からトリガ信号を受け、このトリガ信号に応じて複数のチャンネルからの出力信号の出力が開始されるようにしたものもある。こうした複数の出力チャンネルを有する信号発生装置は、例えば、米国特許第６３５６２２４号に開示されている。
【０００４】
こうした信号発生装置は、波形メモリとデジタル・アナログ変換回路（ＤＡＣ）を有する信号発生ブロックを有している。波形メモリには、出力する信号の波形データが記憶されている。波形データは、ユーザが必要に応じて編集可能となっている。波形データは、ＤＡＣでアナログ信号に変換されて出力される。なお、複数のチャンネルがあるときには、複数の信号発生ブロックが用いられる。ただし、波形メモリは、複数の信号発生ブロックで共有するようにしても良い。
【０００５】
図１は、複数のチャンネルを有する従来の信号発生装置の一例の機能ブロック図である。これは、位相の一致したクロックに従って、複数チャンネルから同時に信号の出力を開始させる信号発生装置である。図示しないが、この回路は、周知のマイクロプロセッサ、ハードディスク、操作パネル等から構成される制御手段と接続されている。この例では、第１及び第２信号発生ブロック１０及び１２の動作の基準となるクロックの供給を制御することによって、第１及び第２信号発生ブロック１０及び１２から出力される信号の同期を取っている。即ち、クロック発振回路１４からのクロックＣＬＫは、アンド・ゲート１６によって、第１及び第２信号発生ブロック１０及び１２へ供給及び停止が制御される。ゲート１６のオン・オフは、フリップ・フロップ（ＦＦ）１８へのスタート信号に応じて制御される。例えば、スタート信号がローからハイになると、その次のクロックの立ち下がりでＦＦ１８の出力Ｑがハイになりゲート１６をオンにするので、次のクロックの立ち上がりからクロックが第１及び第２信号発生ブロック１０及び１２に供給されるようになる。一方、スタート信号がハイからローになると、その次のクロックの立ち下がりでＦＦ１８の出力Ｑがローになりゲート１６をオフにするので、次のクロックの立ち上がりからクロックの第１及び第２信号発生ブロック１０及び１２への供給が停止する。スタート信号は、ユーザの設定に応じ、制御手段の制御に従って供給される。
【特許文献１】米国特許第６３５６２２４号
【特許文献２】米国特許第５５５４９４５号
【特許文献３】米国特許第６１１１４４５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に示すような信号発生ブロックへのクロックの供給及び停止によって複数のチャンネル間の同期を制御しても、クロックが低速であれば安定して動作する。しかし、クロックが１００ＭＨｚを超える程度まで高速になると、動作が不安定になる。これは、クロックのパルス波形が矩形から正弦波に近づき、クロック供給再開時においては、クロック・パルスのデューティー比が崩れてしまう。すると、最初のクロック・パルスをロジック回路が認識したり、しなかったりという現象が生じるためである。
【０００７】
また、回路動作を高速にするために、ＰＬＬ（位相ロック・ループ）やＤＬＬ(Delay Lock Loop)がしばしば使われている。ＤＬＬは、クロック位相を意図的に最大で１周期まで遅延させることで、結果的に遅延がないとの同じ状態にする処理である。しかし、これらの処理は、クロックが供給され続けていないと利用できない。
【０００８】
そこで、高速になっても安定した動作を確保し、複数のチャンネル間の出力信号を同期させることが望まれている。また、チャンネル間の出力信号を同時に出力開始させるだけでなく、ユーザの意図した位相差を生じさせれれば更に好ましい。加えて、もし可能であれば、より高速の出力信号を発生できると良い。
【課題を解決するための手段】
【０００９】
本発明は、信号発生ブロックにクロックが常に供給されと同時に、クロックの位相を制御することで、安定動作とチャンネル間同期の両方を実現する。更に本発明では、複数のチャンネルの出力信号間の位相を制御できる点を応用し、複数チャンネルの出力信号を合成することで、１クロックにつき複数レベルを有する信号を生成できるので、実質的にクロック速度以上の時間分解能を有する出力信号の生成も可能にする。
【００１０】
信号発生手段は、波形データを記憶する記憶手段と、波形データをアナログの出力信号に変換する変換手段とを有し、クロックに従って出力信号を発生する。複数の信号発生手段は、制御手段の制御に従って出力信号の出力開始が制御されるが、信号発生手段の夫々は、出力信号の出力を開始する前においてもクロックを受けて動作しており、所定の値を出力するように制御すると良い。この所定値は、例えば、次の出力信号の最初の値としておけば、出力開始を滑らかに行うことができる。
【００１１】
また、本発明の信号発生装置では、クロックを受けて任意の位相シフト・クロックを生成する複数の位相シフト手段と、位相シフト・クロックを分周した読み出しクロックに従って並列データを読み出し、位相シフト・クロックに従って並直列変換して出力信号を発生する複数の信号発生手段と、複数の信号発生手段の読み出しクロック間の位相差に応じた位相差信号を生成する位相比較手段と、位相差信号に応じて位相シフト手段におけるクロックの位相シフトを制御することにより、複数の信号発生手段の出力信号間の位相を所望の関係に制御する制御手段とを具えるようにしても良い。これによって、複数のチャンネルから所望の位相関係にある複数の出力信号を得ることができる。
【００１２】
更に複数の信号発生手段の出力信号を合成して出力する合成手段を設けても良い。このとき、複数の信号発生手段が、並列データを位相シフト・クロックに従って並直列変換し、デジタル・アナログ変換することによって、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルである出力信号を発生する。そして、制御手段が、複数の出力信号の所望レベルを互いに重複しない位相関係に制御することで、クロックの速度を変えることなく、より速いクロックで生成したのと同じ分解能の出力信号生成が可能になる。
【００１３】
また、別の観点から見た本発明の信号発生装置は、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルであるアナログの出力信号を夫々発生する複数の信号発生手段と、複数の出力信号の所望レベルが互いに重複しない位相関係に出力信号の位相を制御する制御手段と、複数の信号発生手段の出力信号を合成して出力する合成手段とを具えるものである。このとき、制御手段は、複数の信号発生手段夫々に供給されるクロック間の位相を制御することにより、複数の出力信号の所望レベルを互いに重複しない位相関係に制御する。これによって、クロックの速度を変えることなく、より速いクロックで生成したのと同じ分解能の出力信号を生成可能になる。
【００１４】
複数の信号発生手段が、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルであるアナログの出力信号を夫々発生させ、これらを合成した方が、合成したレベルを所望のレベルに正確に制御しやすい。しかし、ある程度、レベルに誤差が許される場合では、所望レベルと基準レベルのスイッチング処理を行わず、単に複数の信号発生手段夫々に供給されるクロックの位相を互いにずらす制御を行なって複数の信号発生手段の出力信号を合成して出力するようにしても良い。これによれば、所望レベルと基準レベル間のスイッチング処理がないので、この処理で生じやすいリップルが出力信号に現れにくいという利点がある。
【発明を実施するための最良の形態】
【００１５】
図２は、本発明の実施に適した信号発生装置の一例の機能ブロック図である。図示しないが、この回路は、周知のマイクロプロセッサ（ＣＰＵ）、ハードディスク、操作パネル等から構成される制御手段と接続されている。また、制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。信号発生装置は、ユーザが操作パネルを通して操作することにより、出力信号の出力を開始する。また、外部トリガ入力端子（図示せず）を設け、外部からのトリガ信号に応じて、出力信号の出力開始を制御する機構を従来と同様に設けても良い。以下では、従来例と対応するブロックには、同じ符号を付して説明する。
【００１６】
図２には、第１及び第２チャンネル２０及び２２の２つのチャンネルから出力信号を出力する例を示す。しかし、チャンネル数は、ｎ個（ｎは任意の自然数）としても良い。第１チャンネル２０には、信号発生ブロック１０とクロック位相シフト回路２６が設けられる。同様に第２チャンネル２２には、信号発生ブロック１２とクロック位相シフト回路２８が設けられる。クロック位相シフト回路２６及び２８には、クロック発振回路１４からクロックが供給される。クロック位相シフト回路２６及び２８で位相シフトされたクロック（以下、位相シフト・クロックという）は、それぞれの信号発生ブロック１０及び１２に供給され、従来と同様に波形データを生成・出力する際のタイミングを決定する。位相比較回路２４は、各チャンネルからの分周クロックＤＣＬＫを比較し、位相差に応じた位相差信号を発生する。３チャンネル以上ある場合でも、同様に隣接するチャンネル間の位相差に応じた位相差信号を発生する位相比較回路を設ければ良い。ＣＰＵ（図示せず）は、位相差信号を受けて、各チャンネルのクロック位相シフト回路用にＩ及びＱ制御信号を生成し、クロックの位相シフトを制御する。
【００１７】
リレー・スイッチ２９及び３０は、ＣＰＵの制御に応じて、信号発生ブロック１０及び１２からの出力信号が不必要に出力端子に供給されないようにオン・オフする。これは、例えば、信号発生装置の電源投入時、各回路ブロックが立ち上がった後に、各信号発生ブロックから校正信号を発生させてチャンネル間の位相調整が行われるが、こうした場合に出力端子に出力信号が現れないようにするために使用される。
【００１８】
図３は、クロック位相シフト回路２６及び２８の一例を示す。これは、具体的にはＩＱモジュレータを用いてクロックの位相をシフトする。クロック発振回路１４からのクロックＣＬＫは、第１乗算器３１と９０度位相シフタ３２に供給される。第１乗算器３１は、ＣＰＵからのＩ制御信号を受けて、Ｉ成分を生成する。９０度位相シフタ３２は、クロックの位相を９０度位相シフトし、第２乗算器３３に供給する。第２乗算器３３は、Ｑ制御信号を受けて、Ｑ成分を生成する。加算器３４はＩＱ成分を加算する。ＣＰＵがＩ及びＱ制御信号の重み付けを−１〜＋１の範囲で変更することで、クロック位相を３６０度中の任意の角度まで遅らせることができる。例えば、Ｉ及びＱ制御信号それぞれの重み付け係数が−１及び０であれば、クロックの位相は１８０度遅れる。Ｉ及びＱ制御信号それぞれの重み付け係数が０及び−１であれば、クロックの位相は２７０度遅れる。こうした位相シフト回路は、位相インタポレータ（Phase Interpolator）とも呼ばれ、例えば、米国特許第５５５４９４５号や米国特許第６１１１４４５号に開示されている。
【００１９】
図４は、信号発生ブロック１０及び１２の構成例を示すブロック図である。この例では、位相シフト・クロックは、分周回路３５及び３６で順次２分の１に分周され、プログラマブル・ロジック・デバイス（ＰＬＤ）３９には４分の１に分周された分周クロックが供給される。ＰＬＤ３９は、例えばＦＰＧＡであり、アドレス・カウンタ、レジスタ等の機能が予めプログラムされ、ＣＰＵからの制御に応じて、メモリ３８にアドレスとリード・ライト（Ｒ／Ｗ）信号を供給し、波形データの書き込み及び読み出しを制御する。メモリ３８への波形データ及びクロックの供給も、ＰＬＤ３９を介して行われる。ＰＬＤ３９は、メモリ３８から４ビットの並列データ（波形データ）を１０個ずつ、１／４分周クロック（ＤＣＬＫ）に従って読み出す。並直列変換回路（Ｐ／Ｓ）４０は、ＰＬＤ３９から波形データを１／４分周クロックで受けて、１／２分周クロック及び位相シフト・クロックを順次適用して直列データに変換する。この並列変換処理は、メモリ３８の読み出し動作が遅いことを補い、高速なデータ生成のために行われる。デジタル・アナログ変換回路（ＤＡＣ）４１は、並直列変換回路４０からのデータを受けて、アナログの出力信号を生成する。
【００２０】
１／４分周クロックＤＣＬＫは、上述の位相比較回路２４にも供給され、複数の信号発生ブロック間の位相比較にも利用される。これら分周クロック間の位相が一致することは、４ビットの並列データが複数の信号発生ブロック間で同期してメモリから読み出されることを意味する。よって、複数チャンネルからの出力信号を同期させることができる。もし複数の信号発生ブロック間で、意図的に位相をずらして信号を生成したければ、複数の信号発生ブロックからの１／４分周クロックＤＣＬＫ間に所望の位相差が生じるに制御すれば良い。これは、例えば、複数の出力信号間に意図的にスキューを設けたい場合などに利用できる。所望のチャンネル間位相差に応じた位相差信号の値は、信号発生装置製造時に予めプログラムしておけば良い。
【００２１】
本発明では、ＰＬＬやＤＬＬの使用を可能とするため、各回路ブロックには常にクロックが供給される。これは出力信号の出力開始前であっても同じである。しかし、出力信号の出力開始前に出力端子に現れる値が変化しては、出力開始時の値と不一致を起こすので、各信号発生ブロックは、クロックを受けつつも波形データ中のある同じデータを並直列変換回路４０に供給し続けるように制御される。好適には、ＰＬＤ３９がクロック毎に次に出力が予定されている信号の最初のデータだけを並直列変換回路４０に供給する。これによれば、出力開始前において、出力端子には次の出力信号の最初の値が現れているので、出力開始を滑らかに行える。
【００２２】
図５は、本発明によるチャンネル間位相シフト機能を応用した信号発生装置の一例を示すブロック図である。図５では、位相関係を調整した２チャンネルの出力信号を合成することによって、見かけ上、２倍のクロック（時間分解能）で生成された信号と等価の信号を出力する例を示す。しかし、３チャンネル以上でも同様である。
【００２３】
各チャンネルの信号発生ブロック内には、図４に示した通常のデジタル・アナログ変換回路（ＤＡＣ）４１に代わって、インターリーブ・デジタル・アナログ変換回路（以下、Ｉ−ＤＡＣと略す）が設けられる。図６ａは従来のＤＡＣの出力波形、図６ｂ及びｃは本発明による各Ｉ−ＤＡＣの出力信号波形、図６ｄは２チャンネルのＩ−ＤＡＣ出力信号を合成した波形、図６ｅ及びｆは第１及び第２チャンネルに供給される位相シフト・クロックを示す。このとき、破線の間隔は、１クロックの周期を示す。図ａに示す従来のＤＡＣに比較し、図６ｂ及びｃに示す本発明によるＩ−ＤＡＣでは、１クロックの周期内で１／２周期分（もしｎチャンネル（ｎは任意の自然数）を合成するときは、１／ｎ周期分）だけユーザの設定に応じた所望のレベルとし、残りの周期分はゼロ・レベル（基準レベル）に落としている。第１チャンネル２０の第１Ｉ−ＤＡＣ４２の出力は、クロック周期の内の前半の１／２周期において所望レベルを有し、一方、第２チャンネルの第２Ｉ−ＤＡＣ４４の出力は、クロック周期の内の後半の１／２周期において所望レベルを有する。
【００２４】
もし複数ｎチャンネルある場合は、クロック周期がｎ個の区間に分けられ、各チャンネルの出力信号がこれら区間と対応させられる。そして、ｎ個のチャンネルの信号発生手段夫々の出力信号は、クロック周期のｎ個の区間中の対応する区間においては所望レベルを有し、対応しない区間においてはゼロ・レベル（基準レベル）に制御される。このように、対応する区分以外において出力信号レベルをゼロにするのは、ある区間についてもし複数チャンネルで所望レベルがあると、最終的に合成したレベルを所望値に正確に制御するのが難しいためである。
【００２５】
ＣＰＵは、位相比較器２４が出力する位相差信号を受けて、第１及び第２Ｉ−ＤＡＣの出力信号の位相関係がクロックＣＬＫの周期の半分だけ（１８０度）ずれた位相関係とするように、第１及び第２チャンネルからの第１分周クロックＤ−ＣＬＫ１と第２分周クロックＤ−ＣＬＫ１の位相関係を調整する。この位相関係を維持するための位相差信号は、装置の製造時に予め決定しておけば良い。ｎ個のチャンネルがある場合も同様である。
【００２６】
第１及び第２チャンネルの出力信号は、電力合成回路４６で合成される。これによって、図６ｄに示されるように、１クロック周期内に２つのレベルを有する信号を出力できる。即ち、クロックの周波数に対して、２倍の分解能を有する信号を生成できる。ｎ個のチャンを合成すれば、ｎ倍の分解能となる。
【００２７】
図７は、本発明によるゼロイング（Zeroing）ステージの例を示し、これが通常のＤＡＣの並列データの入力端子の夫々に設けられることで、Ｉ−ＤＡＣが構成される。波形データ（並列データ）の各ビットは、フリップ・フロップ（ＦＦ）４８のＤ入力端子に入力され、各チャンネルに供給される位相シフト・クロックの立ち上がりで、その値がＦＦ４８に保持されＱ出力端子からマルチプレクサ５０に供給される。位相シフト・クロックは、デューティー変更回路５２に供給され、必要に応じてデューティーが変更される。マルチプレクサ５０は、デューティー変更回路５２の出力がハイ（論理１）の時は、グランド側を選択し、ロー（論理０）の時はＦＦ４８のＱ出力の値を選択し、出力する。
【００２８】
最初に信号発生装置のチャンネル数が２個の例を説明すると、デューティー変更回路５２は、位相シフト・クロックのデュティー比を変更せず、そのまま出力する。ここで、位相シフト・クロックのデュティーは５０％としている。位相シフト・クロックが、その１周期の後半でローとなる場合では、マルチプレクサ５０は、位相シフト・クロックの１周期の前半でグランドを選択してゼロ・レベルを出力し、後半でＦＦ４８からのビット・データを出力する。よって、このデータを受けたＩ−ＤＡＣは、図６ｃに示すようにクロック周期の後半において所望レベルを有する信号を出力する。同様に、位相シフト・クロックが、その１周期の前半でローとなる場合では、図６ｂに示す波形が得られる。
【００２９】
次に信号発生装置のチャンネル数が４個の例を説明すると、デューティー変更回路５２は、位相シフト・クロックのデュティー比を７５％に変更する。図８は、位相シフト・クロックと４チャンネルにおけるデューティー変更回路５２の出力信号のタイミング関係の一例を示す波形図である。マルチプレクサ５０は、デューティー変更回路５２の出力信号がローになるクロック周期の１／４（２５％）の期間だけ、ＦＦ４８のＱ出力をＤＡＣに供給し、他の期間ではゼロを供給する。４チャンネル夫々に供給される位相シフト・クロックは、位相シフト回路によって位相が９０度ずつずらされているので、４つのチャンネルの出力信号の所望レベルのある部分は重なることがない。同様に、チャンネル数がｎの場合では、ゼロイング・ステージは、クロック周期の１／ｎだけＦＦ４８のＱ出力をＤＡＣに供給する。
【００３０】
図９は、本発明によるゼロイング・ステージの他の例のブロック図である。図７と異なるのは、マルチプレクサ５０の代わりにアンド・ゲート５４を用いている点である。入力端子５８が反転入力であるため、デューティー変更回路５２の出力がローと時のみ、入力端子５６に入力されるデータを通過させる。結果として、図７のマルチプレクサ５０と同じ動作をする。
【００３１】
上述したゼロイング・ステージを用いた複数チャンネル出力信号の合成は、合成レベルを正確に所望レベルとしたい場合に特に有効である。しかし、合成レベルが所望値よりも若干異なっていても許容できるのであれば、ゼロイング・ステージを用いなくても良い。ゼロイング・ステージを用いた場合、スイッチング動作時のリンギングにより不要なリップルが生じやすい。この点では、チャンネル間で位相差を設けて合成するだけの方が、リップルのない合成信号を生成しやすい。この場合のチャンネル間の位相差は、ｎチャンネルある場合では、１周期の１／ｎずつとし、互いに重複しないようにすれば良い。
【産業上の利用可能性】
【００３２】
以上、本発明によれば、複数チャンネルを有する信号発生装置において、チャンネル間の位相を所望の関係に制御して出力できる。また、本発明の応用として、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルである出力信号を発生し、複数の出力信号の所望レベルが互いに重複しない関係に位相シフト・クロックの位相を制御して、これら出力信号を合成することで、１クロックにつき複数レベルを有する信号を生成するようにしても良い。これによって、クロックの周波数よりも時間分解能の高い出力信号を生成できる。
【図面の簡単な説明】
【００３３】
【図１】複数のチャンネルを有する従来の信号発生装置の一例の機能ブロック図である。
【図２】本発明の実施に適した信号発生装置の一例の機能ブロック図である。
【図３】本発明による位相シフト回路の一例のブロック図である。
【図４】本発明による信号発生ブロックの一例のブロック図である。
【図５】本発明によるチャンネル間位相シフト機能を応用した信号発生装置の一例を示すブロック図である。
【図６】各信号のタイミングを示す信号波形図である。
【図７】本発明によるゼロイング・ステージの一例のブロック図である。
【図８】位相シフト・クロックと４チャンネルにおけるデューティー変更回路の出力信号のタイミング関係の一例を示す波形図である。
【図９】本発明によるゼロイング・ステージの他の例のブロック図である。
【符号の説明】
【００３４】
１２ 信号発生ブロック
１４ クロック発振回路
１６ アンド・ゲート
１８ フリップ・フロップ
２０ 第１チャンネル
２２ 第２チャンネル
２４ 位相比較回路
２６ 第１クロック位相シフト回路
２８ 第２クロック位相シフト回路
２９ スイッチ
３０ スイッチ
３１ 第１乗算器
３２ ９０度位相シフタ
３３ 第２乗算器
３４ 加算器
３５ 分周回路
３６ 分周回路
３８ メモリ
３９ プログラマブル・ロジック・デバイス
４０ 並直列変換回路
４１ デジタル・アナログ変換回路
４２ インターリーブ・デジタル・アナログ変換回路
４４ インターリーブ・デジタル・アナログ変換回路
４６ 合成回路
４８ フリップ・フロップ
５０ マルチプレクサ
５２ デューティー変更回路
５４ アンド・ゲート
【技術分野】
【０００１】
本発明は、信号発生装置に関し、特に複数チャンネルからの出力信号の位相を所望の関係に制御でき、更に必要に応じて高速な出力信号を発生させることが可能な信号発生装置に関する。
【背景技術】
【０００２】
電子回路の設計過程では回路を試作することも多いが、ある回路を試作してもその回路の前段の回路がまだできていないこともある。こうした場合、前段の回路が出力するであろう信号を、信号発生装置にシミュレートさせて回路に供給し、回路動作の確認が行われる。また、回路の動作速度は、どんどん高速になっているので、信号発生装置の出力信号にもより高周波数のものが要求されている。
【０００３】
このとき、供給する信号は１つだけでなく、複数の信号を回路の複数のポイントに供給したいという要求も多い。このため、信号発生装置には、複数のチャンネルが設けられ、これらチャンネル間で同期して信号を出力可能にしている。複数のチャンネルからの出力は、ユーザが出力開始の操作を信号発生装置に行うことによって開始される。また、信号発生装置が外部からトリガ信号を受け、このトリガ信号に応じて複数のチャンネルからの出力信号の出力が開始されるようにしたものもある。こうした複数の出力チャンネルを有する信号発生装置は、例えば、米国特許第６３５６２２４号に開示されている。
【０００４】
こうした信号発生装置は、波形メモリとデジタル・アナログ変換回路（ＤＡＣ）を有する信号発生ブロックを有している。波形メモリには、出力する信号の波形データが記憶されている。波形データは、ユーザが必要に応じて編集可能となっている。波形データは、ＤＡＣでアナログ信号に変換されて出力される。なお、複数のチャンネルがあるときには、複数の信号発生ブロックが用いられる。ただし、波形メモリは、複数の信号発生ブロックで共有するようにしても良い。
【０００５】
図１は、複数のチャンネルを有する従来の信号発生装置の一例の機能ブロック図である。これは、位相の一致したクロックに従って、複数チャンネルから同時に信号の出力を開始させる信号発生装置である。図示しないが、この回路は、周知のマイクロプロセッサ、ハードディスク、操作パネル等から構成される制御手段と接続されている。この例では、第１及び第２信号発生ブロック１０及び１２の動作の基準となるクロックの供給を制御することによって、第１及び第２信号発生ブロック１０及び１２から出力される信号の同期を取っている。即ち、クロック発振回路１４からのクロックＣＬＫは、アンド・ゲート１６によって、第１及び第２信号発生ブロック１０及び１２へ供給及び停止が制御される。ゲート１６のオン・オフは、フリップ・フロップ（ＦＦ）１８へのスタート信号に応じて制御される。例えば、スタート信号がローからハイになると、その次のクロックの立ち下がりでＦＦ１８の出力Ｑがハイになりゲート１６をオンにするので、次のクロックの立ち上がりからクロックが第１及び第２信号発生ブロック１０及び１２に供給されるようになる。一方、スタート信号がハイからローになると、その次のクロックの立ち下がりでＦＦ１８の出力Ｑがローになりゲート１６をオフにするので、次のクロックの立ち上がりからクロックの第１及び第２信号発生ブロック１０及び１２への供給が停止する。スタート信号は、ユーザの設定に応じ、制御手段の制御に従って供給される。
【特許文献１】米国特許第６３５６２２４号
【特許文献２】米国特許第５５５４９４５号
【特許文献３】米国特許第６１１１４４５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に示すような信号発生ブロックへのクロックの供給及び停止によって複数のチャンネル間の同期を制御しても、クロックが低速であれば安定して動作する。しかし、クロックが１００ＭＨｚを超える程度まで高速になると、動作が不安定になる。これは、クロックのパルス波形が矩形から正弦波に近づき、クロック供給再開時においては、クロック・パルスのデューティー比が崩れてしまう。すると、最初のクロック・パルスをロジック回路が認識したり、しなかったりという現象が生じるためである。
【０００７】
また、回路動作を高速にするために、ＰＬＬ（位相ロック・ループ）やＤＬＬ(Delay Lock Loop)がしばしば使われている。ＤＬＬは、クロック位相を意図的に最大で１周期まで遅延させることで、結果的に遅延がないとの同じ状態にする処理である。しかし、これらの処理は、クロックが供給され続けていないと利用できない。
【０００８】
そこで、高速になっても安定した動作を確保し、複数のチャンネル間の出力信号を同期させることが望まれている。また、チャンネル間の出力信号を同時に出力開始させるだけでなく、ユーザの意図した位相差を生じさせれれば更に好ましい。加えて、もし可能であれば、より高速の出力信号を発生できると良い。
【課題を解決するための手段】
【０００９】
本発明は、信号発生ブロックにクロックが常に供給されと同時に、クロックの位相を制御することで、安定動作とチャンネル間同期の両方を実現する。更に本発明では、複数のチャンネルの出力信号間の位相を制御できる点を応用し、複数チャンネルの出力信号を合成することで、１クロックにつき複数レベルを有する信号を生成できるので、実質的にクロック速度以上の時間分解能を有する出力信号の生成も可能にする。
【００１０】
信号発生手段は、波形データを記憶する記憶手段と、波形データをアナログの出力信号に変換する変換手段とを有し、クロックに従って出力信号を発生する。複数の信号発生手段は、制御手段の制御に従って出力信号の出力開始が制御されるが、信号発生手段の夫々は、出力信号の出力を開始する前においてもクロックを受けて動作しており、所定の値を出力するように制御すると良い。この所定値は、例えば、次の出力信号の最初の値としておけば、出力開始を滑らかに行うことができる。
【００１１】
また、本発明の信号発生装置では、クロックを受けて任意の位相シフト・クロックを生成する複数の位相シフト手段と、位相シフト・クロックを分周した読み出しクロックに従って並列データを読み出し、位相シフト・クロックに従って並直列変換して出力信号を発生する複数の信号発生手段と、複数の信号発生手段の読み出しクロック間の位相差に応じた位相差信号を生成する位相比較手段と、位相差信号に応じて位相シフト手段におけるクロックの位相シフトを制御することにより、複数の信号発生手段の出力信号間の位相を所望の関係に制御する制御手段とを具えるようにしても良い。これによって、複数のチャンネルから所望の位相関係にある複数の出力信号を得ることができる。
【００１２】
更に複数の信号発生手段の出力信号を合成して出力する合成手段を設けても良い。このとき、複数の信号発生手段が、並列データを位相シフト・クロックに従って並直列変換し、デジタル・アナログ変換することによって、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルである出力信号を発生する。そして、制御手段が、複数の出力信号の所望レベルを互いに重複しない位相関係に制御することで、クロックの速度を変えることなく、より速いクロックで生成したのと同じ分解能の出力信号生成が可能になる。
【００１３】
また、別の観点から見た本発明の信号発生装置は、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルであるアナログの出力信号を夫々発生する複数の信号発生手段と、複数の出力信号の所望レベルが互いに重複しない位相関係に出力信号の位相を制御する制御手段と、複数の信号発生手段の出力信号を合成して出力する合成手段とを具えるものである。このとき、制御手段は、複数の信号発生手段夫々に供給されるクロック間の位相を制御することにより、複数の出力信号の所望レベルを互いに重複しない位相関係に制御する。これによって、クロックの速度を変えることなく、より速いクロックで生成したのと同じ分解能の出力信号を生成可能になる。
【００１４】
複数の信号発生手段が、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルであるアナログの出力信号を夫々発生させ、これらを合成した方が、合成したレベルを所望のレベルに正確に制御しやすい。しかし、ある程度、レベルに誤差が許される場合では、所望レベルと基準レベルのスイッチング処理を行わず、単に複数の信号発生手段夫々に供給されるクロックの位相を互いにずらす制御を行なって複数の信号発生手段の出力信号を合成して出力するようにしても良い。これによれば、所望レベルと基準レベル間のスイッチング処理がないので、この処理で生じやすいリップルが出力信号に現れにくいという利点がある。
【発明を実施するための最良の形態】
【００１５】
図２は、本発明の実施に適した信号発生装置の一例の機能ブロック図である。図示しないが、この回路は、周知のマイクロプロセッサ（ＣＰＵ）、ハードディスク、操作パネル等から構成される制御手段と接続されている。また、制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。信号発生装置は、ユーザが操作パネルを通して操作することにより、出力信号の出力を開始する。また、外部トリガ入力端子（図示せず）を設け、外部からのトリガ信号に応じて、出力信号の出力開始を制御する機構を従来と同様に設けても良い。以下では、従来例と対応するブロックには、同じ符号を付して説明する。
【００１６】
図２には、第１及び第２チャンネル２０及び２２の２つのチャンネルから出力信号を出力する例を示す。しかし、チャンネル数は、ｎ個（ｎは任意の自然数）としても良い。第１チャンネル２０には、信号発生ブロック１０とクロック位相シフト回路２６が設けられる。同様に第２チャンネル２２には、信号発生ブロック１２とクロック位相シフト回路２８が設けられる。クロック位相シフト回路２６及び２８には、クロック発振回路１４からクロックが供給される。クロック位相シフト回路２６及び２８で位相シフトされたクロック（以下、位相シフト・クロックという）は、それぞれの信号発生ブロック１０及び１２に供給され、従来と同様に波形データを生成・出力する際のタイミングを決定する。位相比較回路２４は、各チャンネルからの分周クロックＤＣＬＫを比較し、位相差に応じた位相差信号を発生する。３チャンネル以上ある場合でも、同様に隣接するチャンネル間の位相差に応じた位相差信号を発生する位相比較回路を設ければ良い。ＣＰＵ（図示せず）は、位相差信号を受けて、各チャンネルのクロック位相シフト回路用にＩ及びＱ制御信号を生成し、クロックの位相シフトを制御する。
【００１７】
リレー・スイッチ２９及び３０は、ＣＰＵの制御に応じて、信号発生ブロック１０及び１２からの出力信号が不必要に出力端子に供給されないようにオン・オフする。これは、例えば、信号発生装置の電源投入時、各回路ブロックが立ち上がった後に、各信号発生ブロックから校正信号を発生させてチャンネル間の位相調整が行われるが、こうした場合に出力端子に出力信号が現れないようにするために使用される。
【００１８】
図３は、クロック位相シフト回路２６及び２８の一例を示す。これは、具体的にはＩＱモジュレータを用いてクロックの位相をシフトする。クロック発振回路１４からのクロックＣＬＫは、第１乗算器３１と９０度位相シフタ３２に供給される。第１乗算器３１は、ＣＰＵからのＩ制御信号を受けて、Ｉ成分を生成する。９０度位相シフタ３２は、クロックの位相を９０度位相シフトし、第２乗算器３３に供給する。第２乗算器３３は、Ｑ制御信号を受けて、Ｑ成分を生成する。加算器３４はＩＱ成分を加算する。ＣＰＵがＩ及びＱ制御信号の重み付けを−１〜＋１の範囲で変更することで、クロック位相を３６０度中の任意の角度まで遅らせることができる。例えば、Ｉ及びＱ制御信号それぞれの重み付け係数が−１及び０であれば、クロックの位相は１８０度遅れる。Ｉ及びＱ制御信号それぞれの重み付け係数が０及び−１であれば、クロックの位相は２７０度遅れる。こうした位相シフト回路は、位相インタポレータ（Phase Interpolator）とも呼ばれ、例えば、米国特許第５５５４９４５号や米国特許第６１１１４４５号に開示されている。
【００１９】
図４は、信号発生ブロック１０及び１２の構成例を示すブロック図である。この例では、位相シフト・クロックは、分周回路３５及び３６で順次２分の１に分周され、プログラマブル・ロジック・デバイス（ＰＬＤ）３９には４分の１に分周された分周クロックが供給される。ＰＬＤ３９は、例えばＦＰＧＡであり、アドレス・カウンタ、レジスタ等の機能が予めプログラムされ、ＣＰＵからの制御に応じて、メモリ３８にアドレスとリード・ライト（Ｒ／Ｗ）信号を供給し、波形データの書き込み及び読み出しを制御する。メモリ３８への波形データ及びクロックの供給も、ＰＬＤ３９を介して行われる。ＰＬＤ３９は、メモリ３８から４ビットの並列データ（波形データ）を１０個ずつ、１／４分周クロック（ＤＣＬＫ）に従って読み出す。並直列変換回路（Ｐ／Ｓ）４０は、ＰＬＤ３９から波形データを１／４分周クロックで受けて、１／２分周クロック及び位相シフト・クロックを順次適用して直列データに変換する。この並列変換処理は、メモリ３８の読み出し動作が遅いことを補い、高速なデータ生成のために行われる。デジタル・アナログ変換回路（ＤＡＣ）４１は、並直列変換回路４０からのデータを受けて、アナログの出力信号を生成する。
【００２０】
１／４分周クロックＤＣＬＫは、上述の位相比較回路２４にも供給され、複数の信号発生ブロック間の位相比較にも利用される。これら分周クロック間の位相が一致することは、４ビットの並列データが複数の信号発生ブロック間で同期してメモリから読み出されることを意味する。よって、複数チャンネルからの出力信号を同期させることができる。もし複数の信号発生ブロック間で、意図的に位相をずらして信号を生成したければ、複数の信号発生ブロックからの１／４分周クロックＤＣＬＫ間に所望の位相差が生じるに制御すれば良い。これは、例えば、複数の出力信号間に意図的にスキューを設けたい場合などに利用できる。所望のチャンネル間位相差に応じた位相差信号の値は、信号発生装置製造時に予めプログラムしておけば良い。
【００２１】
本発明では、ＰＬＬやＤＬＬの使用を可能とするため、各回路ブロックには常にクロックが供給される。これは出力信号の出力開始前であっても同じである。しかし、出力信号の出力開始前に出力端子に現れる値が変化しては、出力開始時の値と不一致を起こすので、各信号発生ブロックは、クロックを受けつつも波形データ中のある同じデータを並直列変換回路４０に供給し続けるように制御される。好適には、ＰＬＤ３９がクロック毎に次に出力が予定されている信号の最初のデータだけを並直列変換回路４０に供給する。これによれば、出力開始前において、出力端子には次の出力信号の最初の値が現れているので、出力開始を滑らかに行える。
【００２２】
図５は、本発明によるチャンネル間位相シフト機能を応用した信号発生装置の一例を示すブロック図である。図５では、位相関係を調整した２チャンネルの出力信号を合成することによって、見かけ上、２倍のクロック（時間分解能）で生成された信号と等価の信号を出力する例を示す。しかし、３チャンネル以上でも同様である。
【００２３】
各チャンネルの信号発生ブロック内には、図４に示した通常のデジタル・アナログ変換回路（ＤＡＣ）４１に代わって、インターリーブ・デジタル・アナログ変換回路（以下、Ｉ−ＤＡＣと略す）が設けられる。図６ａは従来のＤＡＣの出力波形、図６ｂ及びｃは本発明による各Ｉ−ＤＡＣの出力信号波形、図６ｄは２チャンネルのＩ−ＤＡＣ出力信号を合成した波形、図６ｅ及びｆは第１及び第２チャンネルに供給される位相シフト・クロックを示す。このとき、破線の間隔は、１クロックの周期を示す。図ａに示す従来のＤＡＣに比較し、図６ｂ及びｃに示す本発明によるＩ−ＤＡＣでは、１クロックの周期内で１／２周期分（もしｎチャンネル（ｎは任意の自然数）を合成するときは、１／ｎ周期分）だけユーザの設定に応じた所望のレベルとし、残りの周期分はゼロ・レベル（基準レベル）に落としている。第１チャンネル２０の第１Ｉ−ＤＡＣ４２の出力は、クロック周期の内の前半の１／２周期において所望レベルを有し、一方、第２チャンネルの第２Ｉ−ＤＡＣ４４の出力は、クロック周期の内の後半の１／２周期において所望レベルを有する。
【００２４】
もし複数ｎチャンネルある場合は、クロック周期がｎ個の区間に分けられ、各チャンネルの出力信号がこれら区間と対応させられる。そして、ｎ個のチャンネルの信号発生手段夫々の出力信号は、クロック周期のｎ個の区間中の対応する区間においては所望レベルを有し、対応しない区間においてはゼロ・レベル（基準レベル）に制御される。このように、対応する区分以外において出力信号レベルをゼロにするのは、ある区間についてもし複数チャンネルで所望レベルがあると、最終的に合成したレベルを所望値に正確に制御するのが難しいためである。
【００２５】
ＣＰＵは、位相比較器２４が出力する位相差信号を受けて、第１及び第２Ｉ−ＤＡＣの出力信号の位相関係がクロックＣＬＫの周期の半分だけ（１８０度）ずれた位相関係とするように、第１及び第２チャンネルからの第１分周クロックＤ−ＣＬＫ１と第２分周クロックＤ−ＣＬＫ１の位相関係を調整する。この位相関係を維持するための位相差信号は、装置の製造時に予め決定しておけば良い。ｎ個のチャンネルがある場合も同様である。
【００２６】
第１及び第２チャンネルの出力信号は、電力合成回路４６で合成される。これによって、図６ｄに示されるように、１クロック周期内に２つのレベルを有する信号を出力できる。即ち、クロックの周波数に対して、２倍の分解能を有する信号を生成できる。ｎ個のチャンを合成すれば、ｎ倍の分解能となる。
【００２７】
図７は、本発明によるゼロイング（Zeroing）ステージの例を示し、これが通常のＤＡＣの並列データの入力端子の夫々に設けられることで、Ｉ−ＤＡＣが構成される。波形データ（並列データ）の各ビットは、フリップ・フロップ（ＦＦ）４８のＤ入力端子に入力され、各チャンネルに供給される位相シフト・クロックの立ち上がりで、その値がＦＦ４８に保持されＱ出力端子からマルチプレクサ５０に供給される。位相シフト・クロックは、デューティー変更回路５２に供給され、必要に応じてデューティーが変更される。マルチプレクサ５０は、デューティー変更回路５２の出力がハイ（論理１）の時は、グランド側を選択し、ロー（論理０）の時はＦＦ４８のＱ出力の値を選択し、出力する。
【００２８】
最初に信号発生装置のチャンネル数が２個の例を説明すると、デューティー変更回路５２は、位相シフト・クロックのデュティー比を変更せず、そのまま出力する。ここで、位相シフト・クロックのデュティーは５０％としている。位相シフト・クロックが、その１周期の後半でローとなる場合では、マルチプレクサ５０は、位相シフト・クロックの１周期の前半でグランドを選択してゼロ・レベルを出力し、後半でＦＦ４８からのビット・データを出力する。よって、このデータを受けたＩ−ＤＡＣは、図６ｃに示すようにクロック周期の後半において所望レベルを有する信号を出力する。同様に、位相シフト・クロックが、その１周期の前半でローとなる場合では、図６ｂに示す波形が得られる。
【００２９】
次に信号発生装置のチャンネル数が４個の例を説明すると、デューティー変更回路５２は、位相シフト・クロックのデュティー比を７５％に変更する。図８は、位相シフト・クロックと４チャンネルにおけるデューティー変更回路５２の出力信号のタイミング関係の一例を示す波形図である。マルチプレクサ５０は、デューティー変更回路５２の出力信号がローになるクロック周期の１／４（２５％）の期間だけ、ＦＦ４８のＱ出力をＤＡＣに供給し、他の期間ではゼロを供給する。４チャンネル夫々に供給される位相シフト・クロックは、位相シフト回路によって位相が９０度ずつずらされているので、４つのチャンネルの出力信号の所望レベルのある部分は重なることがない。同様に、チャンネル数がｎの場合では、ゼロイング・ステージは、クロック周期の１／ｎだけＦＦ４８のＱ出力をＤＡＣに供給する。
【００３０】
図９は、本発明によるゼロイング・ステージの他の例のブロック図である。図７と異なるのは、マルチプレクサ５０の代わりにアンド・ゲート５４を用いている点である。入力端子５８が反転入力であるため、デューティー変更回路５２の出力がローと時のみ、入力端子５６に入力されるデータを通過させる。結果として、図７のマルチプレクサ５０と同じ動作をする。
【００３１】
上述したゼロイング・ステージを用いた複数チャンネル出力信号の合成は、合成レベルを正確に所望レベルとしたい場合に特に有効である。しかし、合成レベルが所望値よりも若干異なっていても許容できるのであれば、ゼロイング・ステージを用いなくても良い。ゼロイング・ステージを用いた場合、スイッチング動作時のリンギングにより不要なリップルが生じやすい。この点では、チャンネル間で位相差を設けて合成するだけの方が、リップルのない合成信号を生成しやすい。この場合のチャンネル間の位相差は、ｎチャンネルある場合では、１周期の１／ｎずつとし、互いに重複しないようにすれば良い。
【産業上の利用可能性】
【００３２】
以上、本発明によれば、複数チャンネルを有する信号発生装置において、チャンネル間の位相を所望の関係に制御して出力できる。また、本発明の応用として、クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルである出力信号を発生し、複数の出力信号の所望レベルが互いに重複しない関係に位相シフト・クロックの位相を制御して、これら出力信号を合成することで、１クロックにつき複数レベルを有する信号を生成するようにしても良い。これによって、クロックの周波数よりも時間分解能の高い出力信号を生成できる。
【図面の簡単な説明】
【００３３】
【図１】複数のチャンネルを有する従来の信号発生装置の一例の機能ブロック図である。
【図２】本発明の実施に適した信号発生装置の一例の機能ブロック図である。
【図３】本発明による位相シフト回路の一例のブロック図である。
【図４】本発明による信号発生ブロックの一例のブロック図である。
【図５】本発明によるチャンネル間位相シフト機能を応用した信号発生装置の一例を示すブロック図である。
【図６】各信号のタイミングを示す信号波形図である。
【図７】本発明によるゼロイング・ステージの一例のブロック図である。
【図８】位相シフト・クロックと４チャンネルにおけるデューティー変更回路の出力信号のタイミング関係の一例を示す波形図である。
【図９】本発明によるゼロイング・ステージの他の例のブロック図である。
【符号の説明】
【００３４】
１２ 信号発生ブロック
１４ クロック発振回路
１６ アンド・ゲート
１８ フリップ・フロップ
２０ 第１チャンネル
２２ 第２チャンネル
２４ 位相比較回路
２６ 第１クロック位相シフト回路
２８ 第２クロック位相シフト回路
２９ スイッチ
３０ スイッチ
３１ 第１乗算器
３２ ９０度位相シフタ
３３ 第２乗算器
３４ 加算器
３５ 分周回路
３６ 分周回路
３８ メモリ
３９ プログラマブル・ロジック・デバイス
４０ 並直列変換回路
４１ デジタル・アナログ変換回路
４２ インターリーブ・デジタル・アナログ変換回路
４４ インターリーブ・デジタル・アナログ変換回路
４６ 合成回路
４８ フリップ・フロップ
５０ マルチプレクサ
５２ デューティー変更回路
５４ アンド・ゲート
【特許請求の範囲】
【請求項１】
波形データを記憶する記憶手段と、上記波形データをアナログの出力信号に変換する変換手段とを有し、クロックに従って上記出力信号を発生する複数の信号発生手段と、
複数の信号発生手段からの上記出力信号の出力開始を制御する制御手段とを具え、
上記信号発生手段の夫々は、上記出力信号の出力を開始する前においても上記クロックを受けて動作し、所定の値を出力していることを特徴とする信号発生装置。
【請求項２】
クロックを受けて複数の位相シフト・クロックを生成する位相シフト手段と、
上記位相シフト・クロックを分周した読み出しクロックに従って並列データを読み出し、上記位相シフト・クロックに従って並直列変換して出力信号を発生する複数の信号発生手段と、
上記複数の信号発生手段の上記読み出しクロック間の位相差に応じた位相差信号を生成する位相比較手段と、
上記位相差信号に応じて上記位相シフト手段における上記クロックの位相シフトを制御することにより、上記複数の信号発生手段の上記出力信号間の位相を所望の関係に制御する制御手段とを具える信号発生装置。
【請求項３】
複数の上記信号発生手段の上記出力信号を合成して出力する合成手段を更に具え、
複数の上記信号発生手段は、上記並列データを上記位相シフト・クロックに従って並直列変換し、デジタル・アナログ変換することによって、上記クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルである出力信号を発生し、
上記制御手段は、複数の上記信号発生手段の上記出力信号の上記所望レベルを互いに重複しない位相関係に制御することを特徴とする請求項２記載の信号発生装置。
【請求項４】
複数の上記信号発生手段の上記出力信号を合成して出力する合成手段を更に具え、
上記制御手段は、上記複数の信号発生手段夫々に供給されるクロックの位相を互いにずらす制御を行なうことにより、上記複数の信号発生手段の上記出力信号の位相を互いにずらすことを特徴とする請求項２記載の信号発生装置。
【請求項５】
クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルであるアナログの出力信号を夫々発生する複数の信号発生手段と、
複数の上記信号発生手段の上記出力信号の上記所望レベルが互いに重複しない位相関係に上記出力信号の位相を制御する制御手段と、
複数の上記信号発生手段の上記出力信号を合成して出力する合成手段とを具える信号発生装置。
【請求項６】
上記制御手段は、複数の上記信号発生手段夫々に供給されるクロック間の位相を制御することにより、複数の上記信号発生手段の上記出力信号の上記所望レベルを互いに重複しない位相関係に制御することを特徴とする請求項５記載の信号発生装置。
【請求項１】
波形データを記憶する記憶手段と、上記波形データをアナログの出力信号に変換する変換手段とを有し、クロックに従って上記出力信号を発生する複数の信号発生手段と、
複数の信号発生手段からの上記出力信号の出力開始を制御する制御手段とを具え、
上記信号発生手段の夫々は、上記出力信号の出力を開始する前においても上記クロックを受けて動作し、所定の値を出力していることを特徴とする信号発生装置。
【請求項２】
クロックを受けて複数の位相シフト・クロックを生成する位相シフト手段と、
上記位相シフト・クロックを分周した読み出しクロックに従って並列データを読み出し、上記位相シフト・クロックに従って並直列変換して出力信号を発生する複数の信号発生手段と、
上記複数の信号発生手段の上記読み出しクロック間の位相差に応じた位相差信号を生成する位相比較手段と、
上記位相差信号に応じて上記位相シフト手段における上記クロックの位相シフトを制御することにより、上記複数の信号発生手段の上記出力信号間の位相を所望の関係に制御する制御手段とを具える信号発生装置。
【請求項３】
複数の上記信号発生手段の上記出力信号を合成して出力する合成手段を更に具え、
複数の上記信号発生手段は、上記並列データを上記位相シフト・クロックに従って並直列変換し、デジタル・アナログ変換することによって、上記クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルである出力信号を発生し、
上記制御手段は、複数の上記信号発生手段の上記出力信号の上記所望レベルを互いに重複しない位相関係に制御することを特徴とする請求項２記載の信号発生装置。
【請求項４】
複数の上記信号発生手段の上記出力信号を合成して出力する合成手段を更に具え、
上記制御手段は、上記複数の信号発生手段夫々に供給されるクロックの位相を互いにずらす制御を行なうことにより、上記複数の信号発生手段の上記出力信号の位相を互いにずらすことを特徴とする請求項２記載の信号発生装置。
【請求項５】
クロックの周期中の所望区間で所望レベルを有し、他の区間で基準レベルであるアナログの出力信号を夫々発生する複数の信号発生手段と、
複数の上記信号発生手段の上記出力信号の上記所望レベルが互いに重複しない位相関係に上記出力信号の位相を制御する制御手段と、
複数の上記信号発生手段の上記出力信号を合成して出力する合成手段とを具える信号発生装置。
【請求項６】
上記制御手段は、複数の上記信号発生手段夫々に供給されるクロック間の位相を制御することにより、複数の上記信号発生手段の上記出力信号の上記所望レベルを互いに重複しない位相関係に制御することを特徴とする請求項５記載の信号発生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−６０４９７（Ｐ２００７−６０４９７Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００５−２４５７８８（Ｐ２００５−２４５７８８）
【出願日】平成１７年８月２６日（２００５．８．２６）
【出願人】（０００１０８４０９）日本テクトロニクス株式会社 (32)
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１７年８月２６日（２００５．８．２６）
【出願人】（０００１０８４０９）日本テクトロニクス株式会社 (32)
【Ｆターム（参考）】
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