【課題】 半導体スイッチング素子のコレクタ電流の立ち上がりおよび立下り時における電流変化の傾きを変化できないため、ノイズ発生およびスイッチング損失を最適に設定できない。
【解決手段】 半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段(9)とからなる半導体装置において、前記駆動制御手段(9)に、駆動能力の異なる複数個の駆動デバイス(T1〜T6)を備え、その駆動デバイスの中からいずれか１つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段(10)を備える。 （もっと読む）

ゲートコントローラより高い電源電圧を使用する電力ＭＯＳトランジスタのゲート駆動回路が開示される。上記ゲート駆動回路は，ゲートコントローラの出力信号を，ゲートコントローラの電源電圧に対してより高い電源電圧を使用する電力ＭＯＳトランジスタに伝達する際，ゲートコントローラの出力信号をデューティサイクルおよび周波数に拘わらず，安定に，かつ，效率的に伝達できる。従って，上記ゲート駆動回路は，ゲートコントローラ出力信号のデューティサイクルの変化が大きい場合，また，スイッチング周波数が一定でない場合にも適している。
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【課題】 パワーダウン時のパワーダウンリセット信号のタイミング制御を容易にし、繰り返し電源をオン／オフした時の起動不良を防ぐことを課題とする。
【解決手段】 リセット回路は、電源検出回路とパワーダウン検出回路と出力回路とを有する。電源検出回路は、パワーオン及びパワーダウン時に電源電圧（ＶＤＤ）に応じた第１の電圧が第１のしきい値より大きいと第１の信号を出力し、低いと第２の信号を出力する。パワーダウン検出回路は、パワーダウン時に第２の信号が出力された後、電源電圧（ＶＤＤ）に応じた第２の電圧が第２のしきい値より小さくなると第３の信号を出力する。出力回路は、パワーオン時に第１の信号が出力されるとローレベルからハイレベルに変化するパワーオンリセット信号（ＰＯＲ）を出力し、パワーダウン時に第３の信号が出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号（ＰＯＲ）を出力する。 （もっと読む）

第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第２ＰＭＯＳの第１ソース／ドレインに接続された第１バイアス電圧ノード、第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノード、第１ＰＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノード、第１ＮＭＯＳトランジスタの第２ソース／ドレインを第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノード、第２ＰＭＯＳトランジスタの第２ソース／ドレインを第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノード、入力ノード、第１ＰＭＯＳトランジスタの第２ソース／ドレインを第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノード、出力ノード、入力データ値を入力ノードから第１ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートに制御可能に伝達するべく接続された入力スイッチ、及び保存されているデータ値を記憶ノードから出力ノードに制御可能に伝達するべく接続された出力スイッチを有する集積回路である。
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半導体試験装置に使用されるプログラマブル電源において、電流レンジや出力リレーにおける大電流の高速切り換えを可能とする。
半導体試験装置１のプログラマブル電源１０に設けられたスイッチ部２０のＭＯＳＦＥＴ駆動回路２２において、光絶縁素子２２−１の受光部２２−１２からの電流によりコンデンサ部２２−１２に電荷が蓄積される。アナログスイッチ部２２−３の切り換えによりＳＷＡがＯＮ（ＳＷＢがＯＦＦ）となると、コンデンサ部２２−１２に蓄積されていた電荷によりＭＯＳＦＥＴ部２１の各ＭＯＳＦＥＴのゲートがチャージされＯＮ状態となる。一方、アナログスイッチ部２２−３のＳＷＢがＯＮ（ＳＷＡがＯＦＦ）となると、ＭＯＳＦＥＴのゲートがディスチャージされる。

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【課題】ＩＣデバイスの通常の最大電圧定格よりも高い電圧において、より広い電圧レンジで作動できるゲートドライバーを提供する。
【解決手段】 簡単で、低コストのゲートドライバー、およびバイアス回路は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのような構成部品の通常の部品のブレークダウン電圧を超える、より広い作動電圧レンジを可能にしている。回路を実現するために、バルクおよびＰタイプの基板として、エピタキシャル層を備えるＣＭＯＳプロセスを使用する。 （もっと読む）

データ保持モードのために回路をパワー・ダウンする方法は、電源電圧ノードを能動状態の電源電圧レベルから非能動状態の電源レベルに変更する工程と、Ｐチャネル・デバイスのソースを電源電圧ノードに接続する工程と、Ｐチャネル・デバイスのバック・ゲートに保持用電源電圧レベルを供給する工程と、Ｐチャネル・デバイスのドレイン電圧を保持用電源電圧レベルとは異なる基準電圧レベルに変更する工程と、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更する工程とを含む。
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【課題】ＣＭＯＳインバータの貫通電流は、このインバータを用いた装置の電力消費量を増大させ、特に携帯機器においては電池の寿命を短くする。
【解決手段】従来のＣＭＯＳインバータと同じ回路のＰ-ＭＯＳＴＱ１のソースＳ回路に、別のＰ-ＭＯＳＴＱ３を直列に追加接続し、そのゲートと回路の入力端間を遅延回路Ｚ１で接続し、また、前記ＣＭＯＳインバータのＮ-ＭＯＳＴＱ２のソース回路に、別のＮ-ＭＯＳＴＱ４を直列に追加接続してそのゲートと回路の入力端間を遅延回路Ｚ２で接続した回路構成にする。 （もっと読む）

【解決手段】ハーフブリッジスイッチング回路で使用するためのブートストラップダイオードエミュレータ回路が提供される。スイッチング回路は、負荷ノードにおいてトーテムポール構造の形で互いに繋がれているトランジスタと、これらのトランジスタを駆動するための駆動回路と、高圧側駆動回路に電力を供給するためのブートストラップコンデンサとを含む。ブートストラップダイオードエミュレータ回路は、ゲート、バックゲート、ソース、およびドレインを有し、そのドレインを高圧側供給ノードに結合され、そのソースを低圧側供給ノードに結合されているＬＤＭＯＳトランジスタと、ＬＤＭＯＳトランジスタのゲートに電気的に結合されているゲート制御回路と、ＬＤＭＯＳトランジスタのバックゲートに電気的に結合されているダイナミックバックゲートバイアス回路とを備える。ダイナミックバックゲートバイアス回路は、ＬＤＭＯＳがオンにされたときに、ＬＤＭＯＳトランジスタのドレインの電圧に近いけれども同電圧よりも僅かに低い電圧をＬＤＭＯＳトランジスタのバックゲートに印加することによって、ＬＤＭＯＳトランジスタのバックゲートを動的にバイアスするように動作可能である。 （もっと読む）

【課題】誘導負荷５４の遮断時の誘導電圧の大きさを監視することにより、誘導負荷５４をフェイルセイフな方法で遮断する。
【解決手段】入力側の遮断信号２０，２２または２４を受信すれば少なくとも１つのスイッチング素子２６により負荷５４を遮断する。遮断時に負荷５４において誘導電圧Ｕ_ｉが発生するが、この誘導電圧Ｕ_ｉは閾値スイッチ３８，４０，４１，４４により制限されている。閾値スイッチ３８，４０，４２，４４は、監視回路６８，７０により監視されており、閾値スイッチ３８，４０，４２，４４の１つが故障すれば監視回路６８，７０において誤差信号が発生する。 （もっと読む）

高電圧システムに共通する、高電源リプルにおいて有用である静電結合を用いた高電圧ドライバである。それは、デューティサイクルの最大範囲を許容するが、変圧器の磁気の制限はなく、または、光学式の結合方法における複雑さの増加もない。それはまた、出力駆動ラインにアークする高電圧によって作成される過渡電圧においても、強固である。本発明はまた、特に例示的ディスプレイの応用における使用のために、低コストでの静電結合の使用を再構築するが、静電結合に特有の制限はない。
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増幅回路はキャパシタ構造（４２）と切替装置とを備える。キャパシタ構造は、電圧依存性静電容量を有する第一のキャパシタ（Ｃ_２）と第二のキャパシタ（Ｃ_１）（これもまた電圧依存性としてよい）とを有する。同回路は２つのモードで、すなわち少なくとも第一のキャパシタの一端子に入力電圧が提供される第一のモードと、切替装置によって第一及び第二のキャパシタ同士の間で電荷の再配分が起こることにより、第一のキャパシタにかかる電圧が変化し第一のキャパシタの静電容量が減少し、出力電圧が第一のキャパシタにかかる電圧に依存する第二のモードとで、動作可能である。本発明は電圧制御静電容量をキャパシタ間の電荷共有と併せて使用するものであり、これにより、結果的に電圧増幅特性が提供される。よってこの機構は、アナログ電圧の増幅に、または固定レベル（すなわちデジタル電圧）の昇圧に利用できる。よって本発明の回路は、レベルシフトまたは増幅のために、例えばアクティブマトリクスアレイ装置のピクセルでの用途に使用できる。
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スイッチ（１０）とキャパシタ（１２）を備えるトラック／ホールド回路である。第１のブートストラップスイッチ（１４ａ）は、その入力として、クロック信号ｃｌｋｉｎ及び入力信号Ｖｉｎを有する。第１のブートストラップスイッチ（１４ａ）から出力されるクロック信号ｃｌｋｂｏｏｔは、スイッチ（１０）のゲートに印加される。第１のブートストラップスイッチ（１４ａ）は、電流源（２０）という形のレベルシフト手段及びバッファ手段（３０）を介して、当該回路の入力Ｖｉｎと出力Ｖｓとの間に接続されている。第２のブートストラップスイッチ（１４ｂ）が設けられており、第２のブートストラップスイッチ（１４ｂ）は、その入力として、クロック信号ｃｌｋｉｎ及び入力信号Ｖｉｎを有する。第２のブートストラップスイッチ（１４ｂ）から出力される逆位相クロック信号ｃｌｋｎｂｏｏｔは、スイッチ（１０）のいずれかの側に接続されている２つのダミースイッチ（１６）のゲートに印加される。
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共振ゲートドライバ回路は、例えば、ＭＯＳＦＥＴの効率的なスイッチングを提供する。しかし、共振ゲートドライバ回路は、高いスイッチング周波数が必要とされる用途を可能にさせないことがしばしばある。本発明によれば、共振ゲートドライバ回路のインダクタのプリチャージングが実行される。これは、ＭＯＳＦＥＴの極めてエネルギー効率が良い高速な動作を可能にさせる。
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ＤＣ−ＤＣ変換器は、入力端子（３７）と接地端子（３８）との間に直列に接続された２つの電界効果トランジスタ（３５，３６）を有する。両方のトランジスタ（３５，３６）がオフとなるときの不感時間の調整は、トランジスタ（３５，３６）の一方又は双方のドレイン（３９，４４）及びソース（４３，４０）に直接かけられてケルビンフィードバック接続部（７１，７２，６７，６８）を設けることによって行い、信号ラインの抵抗及びインダクタンスを回避するようにしている。
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【課題】ＣＭＯＳ集積回路を用いた同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供すること。
【解決手段】ＰＷＭ信号をゲートに、ＶＩＮ（＝ＶＤＤ）をソースに接続するＰＭＯＳ（ＱＰ１）のドレインに接続され、ＶＳＳをソースに有す、ＮＭＯＳ（ＱＮ１）のドレインに接続される中間ノード電圧ＶＭＡが、ＮＭＯＳ（ＱＮ１）オン時に、アンダーシュートから戻って基準電位ＶＳＳレベルを越えたときこれを検出してＮＭＯＳ（ＱＮ１）のゲート電圧をローレベル（オフ）にする。また、ＮＭＯＳ（ＱＮ１）オン時に、中間ノード電圧ＶＭＡが、アンダーシュートから基準電位ＶＳＳレベルに戻ったタイミング（ゼロ点位置）を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてＰＷＭ回路３３に帰還してＰＷＭ信号のパルス幅を制御し、負荷変化に対応させる。 （もっと読む）