【課題】電力変換回路において、ノーマリオン型トランジスタを利用したスイッチング素子への貫通電流を抑制する。
【解決手段】ハイサイドトランジスタ２１とローサイドトランジスタ２２の少なくとも一方は、ノーマリオン型トランジスタである。２つのゲート駆動回路１１、１２の少なくとも一方は、正電源から供給される第１電源電圧ＶＤＤと、負電圧源３０から供給され接地電圧ＧＮＤよりも低い第２電源電圧ＶＮＥＧとに応じた駆動電圧ＧＨ、ＧＬを、ノーマリオン型のトランジスタのゲートに出力する。制御回路４０は、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆよりも高い場合、ハイサイドトランジスタ２１に流れるドレイン電流を遮断する。 （もっと読む）

【課題】高周波特性を改善した半導体スイッチ及び無線機器を提供する。
【解決手段】電源回路と、駆動回路と、スイッチ部と、第１の電位制御回路と、を備えた半導体スイッチが供給される。前記電源回路は、負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する。前記駆動回路は、前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続する。前記第１の電位制御回路は、第１のトランジスタを有する分割回路と、第２のトランジスタを有する増幅回路と、を有する。 （もっと読む）

【課題】安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供する。
【解決手段】酸化物半導体を用いたトランジスタを複数用いて、パルス信号出力回路を構成する。また、パルス信号出力回路の動作に応じて、酸化物半導体を用いたトランジスタのしきい値電圧を変動させる。また、該パルス信号出力回路を含むシフトレジスタを構成する。これにより、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】２線式交流スイッチの低消費電力化を実現する。
【解決手段】
交流電源と負荷とを結ぶ電路に挿入される２線式交流スイッチであって、スイッチ端子Ｓ１、Ｓ２と、スイッチ端子間のオンオフを制御するためのゲート端子Ｇ１、Ｇ２と、基板端子Ｓｕｂとを有し、スイッチ端子間に双方向に電流を流すことができ、スイッチ端子Ｓ１が交流電源１に接続され、スイッチ端子Ｓ２が負荷２に接続される半導体スイッチからなるメインスイッチ３と、メインスイッチの基板端子Ｓｕｂを接地するかフローティングにするかを切り替えるサブスイッチ９と、を備える。 （もっと読む）

【課題】ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができるゲートドライブ回路。
【解決手段】ワイドバンドギャップ半導体かなるスイッチング素子Ｑ１のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフ駆動させるゲートドライブ回路であって、制御回路とスイッチング素子のゲートとの間に接続されたコンデンサＣ１と抵抗Ｒ１とからなる並列回路と、並列回路にコンデンサＣ２とスイッチング素子Ｑ２と抵抗Ｒ２からなる直列回路がさらに並列接続され、コンデンサＣ２とスイッチング素子Ｑ２との接続点にダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードとスイッチング素子Ｑ２のゲートはスイッチング素子Ｑ１のソースに接続され、制御信号のオフ信号に対してスイッチング素子Ｑ１ゲートを負電位にバイアスする。 （もっと読む）

【課題】ＣＭＯＳインバータのＰ形ＭＯＳトランジスタのボディバイアスを変化させても、入力信号の立ち上がりと立ち下がりの伝搬遅延時間の差を、従来のものより小さく保てるマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供する。
【解決手段】パスゲートＭ１、Ｍ２の出力に初段出力バッファとして低しきい値ＣＭＯＳインバータＩＮＶ１を接続したセレクター回路を基本構成とし、それを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路であって、パスゲートはそのボディ端子が可変電位をとるボディバイアス電源ＶＢＮに接続し、ＩＮＶ１のＰ形ＭＯＳトランジスタＭ３のしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源ＶＢＰに接続し、そのＮ形ＭＯＳトランジスタＭ４はそのしきい値電圧を固定するためにそのボディ端子が固定電位をとる電源ＶＳＳに接続する。 （もっと読む）

【課題】ノーマリオン型のトランジスタをオンオフ駆動できるようにする。
【解決手段】電圧レギュレータは，入力電圧に接続されたノーマリオン型の第１のトランジスタと，第１のトランジスタと出力端子との間に設けられたインダクタと，第１のトランジスタとインダクタとの接続ノードとグランド電圧との間に設けられた還流回路と，第１のトランジスタのゲートに駆動信号を供給する駆動回路と，グランド電圧に接続され，第１のトランジスタのオンオフ動作により接続ノードに生成されるパルス信号に基づいて負電圧を生成し，負電圧を駆動回路に供給する負電圧生成回路とを有する。 （もっと読む）

【課題】スイッチの切替時間を短縮できる高周波半導体スイッチ装置を提供する。
【解決手段】制御回路は、負電圧発生回路に接続されるとともに、出力ノードが高周波スイッチ回路に接続され、高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路を有し、出力ノードに蓄積されている電荷を、レベルシフト回路が動作する前に放電させる。 （もっと読む）

【課題】オン抵抗が低い導通状態で、グランド電圧に対して正電圧側と負電圧側に振幅する大信号入力を可能とするＣＭＯＳアナログスイッチ回路を提供する。
【解決手段】ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２のソース同士を入力端子１０６に接続し、ドレイン同士を出力端子１０７に接続して構成される相補構成のＣＭＯＳアナログスイッチ回路１０３において、ＰＭＯＳトランジスタ１０１のバックゲートに正電源電圧を供給し、ＮＭＯＳトランジスタ１０２のバックゲートに負電源電圧を供給し、正電源電圧または負電源電圧のうち、いずれか一方を負電圧制御信号Ｓ1としてＰＭＯＳトランジスタのゲートに供給し、他方を負電圧制御信号Ｓ2としてＮＭＯＳトランジスタのゲートに供給する。 （もっと読む）

【課題】回路構成が簡易、小型でウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供する。
【解決手段】クロック負昇圧回路部３０１、クロック負昇圧回路部３０２、クロック負昇圧回路部３０１、クロック負昇圧回路部３０２のウェル層上に設けられたＮＭＯＳトランジスタ１０７に電圧を供給するキャパシタ４０３、ＮＭＯＳトランジスタ１０４を備え、クロック負昇圧回路部３０１が備えるＮＭＯＳトランジスタ１０４とキャパシタ４０３とを接続する電圧ライン３０３、クロック負昇圧回路部３０２が備える２つのＮＭＯＳトランジスタ１０４の出力を接続する電圧ライン３０３によってクロック負昇圧回路を提供する。 （もっと読む）

【課題】相互変調特性と、電流消費との間のバランスが良好な高周波スイッチを有する携帯電話を提供する。
【解決手段】高周波スイッチング回路１００は、高周波スイッチングトランジスタ１１０を備える。高周波スイッチング回路では、高周波スイッチングトランジスタのチャネル経路を介して、高周波信号経路がのびている。高周波スイッチング回路は、制御回路１２０を備える。制御回路は、制御回路が受信した制御信号１４０に応じて、少なくとも２つの異なるバイアス電位を、高周波スイッチングトランジスタの基板１３０に印加する。 （もっと読む）

【課題】シリーズＦＥＴおよびシャントＦＥＴとして４端子ＮＭＯＳＦＥＴを用いるＳＰＳＴスイッチ回路では、シリーズＦＥＴがオン状態で、シャントＦＥＴがオフ状態のときに、ＳＰＳＴスイッチ回路はオン状態になる。ＦＥＴのバックゲートには寄生ダイオードが存在し、入力交流信号電圧が所定の閾値を超えると、寄生ダイオードがオン状態になる。その結果、ＳＰＳＴスイッチ回路はスイッチ・デバイスとしての線形動作を維持できなくなり、挿入損失特性やゆがみ特性が悪化する場合がある。
【解決手段】ＦＥＴのバックゲートに、バイアス電圧を印加するためのバイアス電源を設ける。このバイアス電源として、ＤＣ−ＤＣ変換回路を用いることで、ＳＰＳＴスイッチ回路をシリコン半導体チップ化することが容易になる。 （もっと読む）

【課題】安定した参照電圧生成が可能であり且つ適切なタイミングで起動信号を生成できる電源回路ユニットを備えた半導体集積回路を提供する。
【解決手段】半導体装置は、外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、前記参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較してスタート信号を出力する電源電圧検出回路とを含む。 （もっと読む）

【課題】出力短絡保護機能を設ける場合に、短絡電流をバイパスするバイパス回路を外部に設けることなく、内部回路（内部素子）を保護できるＤＣ−ＤＣコンバータの提供。
【解決手段】この発明は、直流電圧を昇圧して出力電圧を生成し、当該出力電圧の生成のために入力端子１と出力端子２との間に複数のＭＯＳトランジスタＭ１〜Ｍ４が直列接続されたＤＣ−ＤＣコンバータである。ＭＯＳトランジスタＭ４は、自己の基板電位制御用のＭＯＳトランジスタＭ４１、Ｍ４２を有する。ＤＣ−ＤＣコンバータの定常動作時にはＭＯＳトランジスタＭ４２がオンし、ＭＯＳトランジスタＭ４の基板端子に出力端子２の電位が印加される。一方、ＤＣ−ＤＣコンバータの出力短絡時にはＭＯＳトランジスタＭ４１がオンし、ＭＯＳトランジスタＭ４の基板端子に出力端子２とは反対側の電位が印加される。 （もっと読む）

【課題】ターンオフ時に出力端子に発生する逆起電圧に対して、電源の逆接続回路の影響を受けずに過電圧保護回路が正常に動作する電力供給制御回路を提供することである。
【解決手段】第１電源ライン１０１と出力端子１０６との間に接続される出力トランジスタ１０９と、出力端子と第２電源ライン１０２との間に接続される負荷１１２と、出力トランジスタ１０９の制御端子と第１電源ライン１０１との間に接続され負荷からの逆起電圧に対して導通状態となるスイッチトランジスタ１１０を含んで構成される過電圧保護回路と、電源が電源ラインに逆方向に接続された場合は出力トランジスタの制御端子に対して電気通路を形成し、一方、正常に接続された場合はその電気通路を負荷からの逆起電圧に対しても遮断状態とする電源逆接続保護回路（１１４、１１５、１２１、１２２）を備えて構成される。 （もっと読む）

【課題】 バイポーラ動作しない電源切換回路を提供する。
【解決手段】 デプレッション型（Ｄ型）ＮＭＯＳ１５〜１６はＮＭＯＳであるので、Ｄ型ＮＭＯＳ１５〜１６のソース電圧が電源電圧ＶＰＰ１になっても、Ｄ型ＮＭＯＳ１５〜１６はバイポーラ動作しない。Ｄ型ＮＭＯＳ１６はＮＭＯＳであるので、Ｄ型ＮＭＯＳ１６のソース電圧が電源電圧ＶＰＰ２になっても、Ｄ型ＮＭＯＳ１６はバイポーラ動作しない。エンハンスメント型（Ｅ型）ＰＭＯＳ１４のゲート電圧及びソース電圧が電源電圧ＶＰＰ１になってドレイン電圧が電源電圧ＶＰＰ２になっても、Ｅ型ＰＭＯＳ１４のゲート電圧及びソース電圧はドレイン電圧よりも高いので、Ｅ型ＰＭＯＳ１４はバイポーラ動作しない。 （もっと読む）

【課題】本発明は、電界効果トランジスタのソース・ドレインいずれが高電位となるか不定であるシステムにも好適に用いることが可能なバックゲート切替回路、並びに、これを用いた充電制御装置及び電子機器を提供することを目的とする。
【解決手段】本発明に係るバックゲート切替回路２０は、端子Ｔ２から電力供給を受けて電圧Ｖａ、Ｖｂの比較信号を生成する比較部（ＣＭＰ、Ｒ１〜Ｒ５、Ｎ１）と；端子Ｔ３から電力供給を受けて反転比較信号を生成するインバータＩＮＶと；トランジスタ１４のバックゲートと端子Ｔ２との間に接続され、反転比較信号に応じてオン／オフ制御されるトランジスタＰ１と；トランジスタ１４のバックゲートと端子Ｔ３との間に接続され、比較信号に応じてオン／オフ制御されるトランジスタＰ２と；インバータＩＮＶの入力端及びトランジスタＰ２のゲートをプルダウンする抵抗（Ｒ６、Ｒ７）と；を有して成る。 （もっと読む）

【課題】同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることが可能な電圧供給回路、表示装置、および電子機器、並びに電圧供給方法を提供する。
【解決手段】制御端子が第１ノードＡに接続され、第１端子が第２ノードＢに接続され、第２端子が出力端子ＯＵＴに接続された出力トランジスタ１２１と、アクティブのリセット信号ｒｓｔを受けてオンし所定電位Ｖｒｅｆと第１ノードＡおよび第２ノードＢとを接続するスイッチング素子１２２，１２３と、第１ノードＡに接続されクロックが供給される第１キャパシタ１２４と、第２ノードＢに接続されクロックが供給される第２キャパシタ１２５と、クロックの振幅を、第１ノードＡと第２ノードＢの電位が所定の差をもって変動するように調整する調整部と、を有し、リセット信号とクロックとは、逆相である。 （もっと読む）

【課題】ソースフォロワー型アナログバッファ、補償動作方法およびディスプレイを提供する。
【解決手段】能動負荷を備えるソースフォロワー型アナログバッファ、新しい補償動作、および該ソースフォロワー型アナログバッファを複数備えたディスプレイを、アナログバッファの入力電圧と出力電圧の差である誤差電圧を抑制するべく、提供する。該ソースフォロワー型アナログバッファはまた、充電時間およびデバイス特性両方に基づくバラツキを最小限にとどめ、入力電圧の範囲を最大限に大きくすることができる。 （もっと読む）

【課題】チップサイズの増大を抑制しながらも、ＭＯＳデバイスの駆動電圧を超える入力電圧が入力されても当該ＭＯＳデバイスの正常動作を可能にし得るＭＯＳデバイスの保護回路を提供する。
【解決手段】保護回路１０では、グランドレベルシフト回路１０ａにより入力電圧Ｖinの入力最小電圧よりも低くバッテリ電圧ＶＢの電位にほぼ等しく駆動電圧Ｖddの電位を設定可能な仮想グランドＶgndを、駆動電圧ＶddのグランドＧndとする。これにより入力最大電圧がバッテリ電圧ＶＢのアースＥに対する駆動電圧Ｖddを超えてバッテリ電圧ＶＢ以下の入力電圧ＶinがＣＭＯＳ回路５０のＣＭＯＳデバイスに入力されても、入力電圧ＶinをＣＭＯＳデバイスの入力許容電圧幅内で入力できる。したがって高耐圧のＣＭＯＳデバイスを用いることなく、ＣＭＯＳデバイスの正常動作を可能にし、チップサイズの増大を抑制しながらも、ＣＭＯＳデバイスを正常に動作させられる。 （もっと読む）