本発明は、ＭＯＳＦＥＴ装置（１０）を提供し、このＭＯＳＦＥＴ装置（１０）は、ボディダイオード構造（２２）を有し、またこのボディダイオード構造（２２）に関連する逆回復過渡信号を減少させるために、このボディダイオード構造（２２）の逆回復中にそのＭＯＳＦＥＴ（１２）のゲートに選択的に印加されるバイアス電圧を供給するように構成されるバイアス手段を供給され、このバイアス手段は、その装置（１０）のゲートパス内に配置されるダイオード素子（１６）を有する。
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【課題】 高周波スイッチＳＷの前段に接続される素子の出力インピーダンスとの最適化を簡便に行え、高周波スイッチＳＷから発生する高調波を抑制できる高周波スイッチ回路を提供する。
【解決手段】 高周波スイッチＳＷの送信波入力側端子Ｐｂは、直接第１端子Ｐ１に接続されると共に移相器ＰＳ２、ＰＳ３、ＰＳ４を介してそれぞれ第２端子Ｐ２、第３端子Ｐ３、第４端子Ｐ４に分岐され、
各端子Ｐ１〜Ｐ４での移相量が３６０度を等間隔に分割するように各移相器ＰＳ２〜ＰＳ４のインダクタンス及びキャパシタンスが好適に選定されている。
これにより高周波スイッチＳＷの送信波入力側に接続されるローパスフィルタＬＰＦ等のとの接続点の条件（インピーダンス）に良好な入力側端子を選択可能にしている。 （もっと読む）

【課題】漏れ電流の発生を防止した、ＰＭＯＬＥＤを駆動する出力ドライバを提供すること。
【解決手段】低電源電圧端に接続され、入力される電流の値に比例する電流を出力する低電圧アナログ部（３１０）と、高電源電圧端に接続され、前記比例する電流が出力されると通電する高電圧出力ドライバ部（３４０）と、低電圧アナログ部（３１０）及び高電圧出力ドライバ部（３４０）を断続するスイッチ部（３２０）と、高電圧出力ドライバ部（３４０）及びスイッチ部（３２０）の間に挿入される、少なくとも１つの補償ダイオード（３３０）とを備えることを特徴とする。 （もっと読む）

【課題】 本発明は、外部負荷への駆動能力の低下が少なく且つ信号遷移期間は変更せずに、出力回路の信号出力に伴う回路動作によるノイズ低減を図ることができる出力回路を提供することを課題とする。
【解決手段】Ｐ型トランジスタ駆動部31と最終段駆動バッファ35とを有する出力回路であって、P型トランジスタ駆動部31は、入力信号30を受け、バッファ信号を出力する信号駆動部33と、そのバッファ信号の電位に応じて動作するバッファ34からの信号により上記の信号駆動部33の駆動能力を制御する駆動能力制御部32とを有し、最終段駆動バッファ35は、上記のバッファ信号を受け、上記のバッファ信号の電位に応じて外部負荷を駆動することを特徴とする出力回路を提供する。 （もっと読む）

【課題】 発振回路と位相比較回路とチャージポンプ回路とループフィルタを含むＰＬＬ回路において、複数の容量素子を設けることなくつまり占有面積をそれほど増大させることなくＰＬＬの特性を抵抗素子や容量素子の製造ばらつきに応じて調整することができ、それによってループフィルタをオンチップ化できるようにする。
【解決手段】 ループフィルタ（１７）を構成する抵抗素子と容量素子を半導体チップに形成しこのうち抵抗素子は抵抗値の異なる複数の素子を設けてスイッチにより切り替えることで抵抗値を調整可能に構成し、またチャージポンプ回路（１６）の電流も調整可能に構成し、抵抗素子の抵抗値の切り替えに応じてチャージポンプ回路の電流を調整するようにした。 （もっと読む）

【課題】商用電源から負荷への電力供給を入切する際に負荷電圧を急激に変化させることがなく、多種多様な負荷が接続可能なスイッチを提供する。
【解決手段】第２の電源部１０７は、負荷開閉部１０５が開成されて商用電源ＡＣから負荷Ｌへの電力供給が停止しているときに負荷開閉部１０５を制御する制御部１０３の動作電源を生成する第１の電源部１０７に電源を供給する。第３の電源部１０４は、負荷開閉部１０５が閉成されて商用電源ＡＣから負荷Ｌへの電力供給が行われているときに第１の電源部１０７に電源を供給する。第２の電源部１０１の出力電圧が第３の電源部１０４の出力電圧と同じか若しくは低い電圧に設定されている。故に商用電源ＡＣから負荷Ｌへの電力供給を入切する際に負荷電圧を急激に変化させることがなく、多種多様な負荷が接続可能になる。 （もっと読む）

【課題】複数の負荷回路を備えた回路で短絡接地が発生した場合に、短絡接地の発生した負荷回路のみを即時に遮断し、その他の負荷回路を継続して動作させることのできる半導体スイッチの制御装置を提供する。
【解決手段】半導体スイッチとしてのＭＯＳＦＥＴを備えた複数の負荷回路と、各負荷回路と直流電源ＶＢとを連結する電源配線２１とを備え、短絡接地が発生した際にＭＯＳＦＥＴを遮断する機能を具備した半導体スイッチの制御装置において、電源配線２１に発生する逆起電力を検出する逆起電力検出回路１２を有し、各負荷回路は、ＭＯＳＦＥＴの両端電圧ＶDSを検出するＶDS検出回路１３と、ＶDS検出回路にて、電圧ＶDSが所定のレベル以上となったことが検出され、且つ、逆起電力検出回路により、電源配線に所定の閾値以上の逆起電力Ｅ１が発生していると判断された際に、ＭＯＳＦＥＴを遮断する制御を行う制御手段１７とを備えたことを特徴とする。 （もっと読む）

【課題】 半導体スイッチング素子のコレクタ電流の立ち上がりおよび立下り時における電流変化の傾きを変化できないため、ノイズ発生およびスイッチング損失を最適に設定できない。
【解決手段】 半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段(9)とからなる半導体装置において、前記駆動制御手段(9)に、駆動能力の異なる複数個の駆動デバイス(T1〜T6)を備え、その駆動デバイスの中からいずれか１つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段(10)を備える。 （もっと読む）

【課題】 直流電圧が高い場合、低い場合、一定の場合においても任意のタイミングでコレクタ短絡検出の検知電圧の設定レベルを変えることができ、電圧駆動素子を過電流から確実に保護することができる電力変換装置の過電流保護装置を提供する。
【解決手段】 電圧駆動形の電力用スイッチング素子４を有する電力変換装置と、上記電力用スイッチング素子４の入力側主端子の電圧を検出し、上記電圧が所定値を超えた時、上記電力用スイッチング素子にオフ信号を与える過電流検知部５、６、７、８と、上記過電流検知部に任意のタイミングで並列関係に接続し得るようにされ、上記所定値を変更し得るようにした過電流設定部２１、２２とを備えた構成とする。 （もっと読む）

【課題】 ＰＤＰのような容量性負荷の駆動装置として、電力回収に要する時間を短く維持したまま電力回収に伴うスイッチング損失を低減し、回収効率を向上させる駆動装置、を提供する。
【解決手段】 放電維持パルス発生部(1)は直流電圧(Vs)に基づき放電維持パルス電圧(Vp)をＰＤＰ(20)の維持電極(X)と走査電極(Y)との間に印加する。放電維持パルス電圧(Vp)の立ち上がり／立ち下がり期間に電力回収部(2X、2Y)の回収スイッチ素子(Q3X、Q4X、Q3Y、Q4Y)がオンオフし、回収インダクタ(LX、LY)を補助共振部(3X、3Y)内の回収コンデンサに接続する。そのとき、その回収インダクタとパネル容量(Cp)とが共振する。回収スイッチ素子(Q3X、Q4X、Q3Y、Q4Y)のターンオン時、同じ電力回収部(2X、2Y)の補助共振部(3X、3Y)内で共振コンデンサと補助回収インダクタとが共振する。その共振により両端電圧(V3X、V4X、V3Y、V4Y)が零まで降下するとき、その回収スイッチ素子がオンする。 （もっと読む）

【課題】短絡電流と突入電流の識別精度を高めると同時に、短絡電流の発生を検出するまでの判定時間をできるだけ短くすることにより、短絡電流発生時における回路の遮断を早め、半導体素子の電力損失及び温度上昇を最小限とすることのできる半導体スイッチの制御装置を提供する。
【解決手段】直流電源ＶＢと負荷１１との間に配置されたＭＯＳＦＥＴ（Ｔ１）を制御することにより負荷１１のオン、オフを制御すると共に、短絡電流が流れた際にＭＯＳＦＥＴ（Ｔ１）を保護する機能を具備した半導体スイッチの制御装置において、所定の閾値電圧を設定し、ＭＯＳＦＥＴ（Ｔ１）と、直流電源ＶＢとを結ぶ第１の配線に発生する逆起電力Ｅ１が閾値電圧よりも大きいか否かを判定する逆起電力検出回路１３と、逆起電力検出回路１３にて、逆起電力Ｅ１の大きさが閾値電圧よりも大きいと判定された際に、ＭＯＳＦＥＴ（Ｔ１）をオフとする制御を行う制御回路１２とを備える。 （もっと読む）

【課題】 パワーダウン時のパワーダウンリセット信号のタイミング制御を容易にし、繰り返し電源をオン／オフした時の起動不良を防ぐことを課題とする。
【解決手段】 リセット回路は、電源検出回路とパワーダウン検出回路と出力回路とを有する。電源検出回路は、パワーオン及びパワーダウン時に電源電圧（ＶＤＤ）に応じた第１の電圧が第１のしきい値より大きいと第１の信号を出力し、低いと第２の信号を出力する。パワーダウン検出回路は、パワーダウン時に第２の信号が出力された後、電源電圧（ＶＤＤ）に応じた第２の電圧が第２のしきい値より小さくなると第３の信号を出力する。出力回路は、パワーオン時に第１の信号が出力されるとローレベルからハイレベルに変化するパワーオンリセット信号（ＰＯＲ）を出力し、パワーダウン時に第３の信号が出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号（ＰＯＲ）を出力する。 （もっと読む）

半導体試験装置に使用されるプログラマブル電源において、電流レンジや出力リレーにおける大電流の高速切り換えを可能とする。
半導体試験装置１のプログラマブル電源１０に設けられたスイッチ部２０のＭＯＳＦＥＴ駆動回路２２において、光絶縁素子２２−１の受光部２２−１２からの電流によりコンデンサ部２２−１２に電荷が蓄積される。アナログスイッチ部２２−３の切り換えによりＳＷＡがＯＮ（ＳＷＢがＯＦＦ）となると、コンデンサ部２２−１２に蓄積されていた電荷によりＭＯＳＦＥＴ部２１の各ＭＯＳＦＥＴのゲートがチャージされＯＮ状態となる。一方、アナログスイッチ部２２−３のＳＷＢがＯＮ（ＳＷＡがＯＦＦ）となると、ＭＯＳＦＥＴのゲートがディスチャージされる。

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本発明は複数の誘導負荷を制御する装置に関する。この装置は、
複数の制御段から成る少なくとも１つの第１のグループと、
前記グループの制御段に共通した再導通化回路とを有しており、
前記制御段の各々は、
− 誘導負荷のためのボンディングパッドと、
− 導通化信号のための受信入力側と、
− 前記受信入力側に接続された制御電極と前記ボンディングパッドに接続された出力電極とを有するスイッチと、
− 前記ボンディングパッドに印加された電圧を測定し、該電圧がイネーブルレベルに達した場合にイネーブル信号を発生させるイネーブル回路を有しており、
前記再導通化回路は、前記グループの制御段のボンディングパッドにおける電圧を前記グループの各制御段のイネーブルレベルよりも高い共通のレベルに制限し、前記制御段のうちの１つのイネーブル回路がイネーブル信号を発生した場合に、導通化信号を該制御段のスイッチの制御電極に印加する。
本発明は、特に、ボンディングパッドに接続された負荷に対して同じ給電持続時間を保証するために使用することができる。
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増幅回路はキャパシタ構造（４２）と切替装置とを備える。キャパシタ構造は、電圧依存性静電容量を有する第一のキャパシタ（Ｃ_２）と第二のキャパシタ（Ｃ_１）（これもまた電圧依存性としてよい）とを有する。同回路は２つのモードで、すなわち少なくとも第一のキャパシタの一端子に入力電圧が提供される第一のモードと、切替装置によって第一及び第二のキャパシタ同士の間で電荷の再配分が起こることにより、第一のキャパシタにかかる電圧が変化し第一のキャパシタの静電容量が減少し、出力電圧が第一のキャパシタにかかる電圧に依存する第二のモードとで、動作可能である。本発明は電圧制御静電容量をキャパシタ間の電荷共有と併せて使用するものであり、これにより、結果的に電圧増幅特性が提供される。よってこの機構は、アナログ電圧の増幅に、または固定レベル（すなわちデジタル電圧）の昇圧に利用できる。よって本発明の回路は、レベルシフトまたは増幅のために、例えばアクティブマトリクスアレイ装置のピクセルでの用途に使用できる。
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【解決手段】本発明の双極単投（ＤＰＳＴ）スイッチは、第１入力ポートに対応する第１回路部と、第２入力ポートに対応する第２回路部と、及び出力ポートを有するスイッチ回路とを具備する。ここで、第１及び第２の回路部の各々は、分離チャンネルの一部を提供する少なくとも１個の第１トランジスタと、送信チャンネルの一部を提供する少なくとも１個の第２トランジスタと、送信チャンネル又は分離チャンネルのいずれかを選択する制御バイアスを提供する少なくとも１個の第３トランジスタとを有する。 （もっと読む）

低速出力エッジを有するバッファ回路が記載されている。パルスのより高値の電流が、ワンショットタイミング回路から駆動されて、出力ＭＯＳＦＥＴのターンオンか又はターンオフの開始を加速させるために、電流パルスが前記バッファの該出力ＭＯＳＦＥＴの制御ゲート内へと注入される。前記開始とターンオン及びターンオフとに至る時には、より低値の電流源が、前記出力ＭＯＳＦＥＴの前記ゲートを駆動するために継続する。一実施形態において、ワンショットは、入力信号の立ち上がりエッジと立ち下がりエッジとからトリガされる。前記より高値の電流パルスの効果は、バッファによる回路遅延を低減することである。更にまた、温度、供給電圧、及びプロセスの変動が起きる時に、実質的に一定となるようバッファ回路の遅延を維持するために、温度に応じるように、及び供給電圧に応じるように、パルス幅を設計することができる。

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【解決手段】開示される双方向スイッチ（２０）は、第１および第２の半導体スイッチング素子（２２）と、これらのスイッチング素子に直列に接続されることによって直列回路を形成する電流センサ（ＲＳ）と、これら第１および第２のスイッチング素子がほぼ同時にオン・オフされるようにこれら第１および第２のスイッチング素子のオン・オフ操作を制御する駆動回路（３０）であって、制御入力に応じてこれら第１および第２のスイッチング素子をオンにしたり電流センサの電流がほぼゼロ電流近くまで低下する際にこれら第１および第２のスイッチング素子をオフにしたりする駆動回路と、を備える。また、このような双方向スイッチ（２０）を用いたプラズマディスプレイパネル（ＰＤＰ）用の放電サステイン駆動回路も開示される。 （もっと読む）

【課題】ＣＭＯＳ集積回路を用いた同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供すること。
【解決手段】ＰＷＭ信号をゲートに、ＶＩＮ（＝ＶＤＤ）をソースに接続するＰＭＯＳ（ＱＰ１）のドレインに接続され、ＶＳＳをソースに有す、ＮＭＯＳ（ＱＮ１）のドレインに接続される中間ノード電圧ＶＭＡが、ＮＭＯＳ（ＱＮ１）オン時に、アンダーシュートから戻って基準電位ＶＳＳレベルを越えたときこれを検出してＮＭＯＳ（ＱＮ１）のゲート電圧をローレベル（オフ）にする。また、ＮＭＯＳ（ＱＮ１）オン時に、中間ノード電圧ＶＭＡが、アンダーシュートから基準電位ＶＳＳレベルに戻ったタイミング（ゼロ点位置）を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてＰＷＭ回路３３に帰還してＰＷＭ信号のパルス幅を制御し、負荷変化に対応させる。 （もっと読む）