【課題】入力信号のＬｏｗレベルと出力信号のＬｏｗレベルが異なり、かつ入力信号のＨｉレベルと出力信号のＨｉレベルが異なる場合でも、貫通電流を充分抑えることが可能な同じ導電型のＭＯＳトランジスタで構成される電圧レベル変換器を備えた表示装置を得る。
【解決手段】表示装置の抵抗容量負荷ＲＬ，ＣＬを駆動する電圧レベル変換器が、容量Ｃ
ＰＡ、ＮＭＯＳ１、容量ＣＢ及びＮＭＯＳ３とからなるチャージ回路６と、ＮＭＯＳ２、
ＮＭＯＳ４及びＮＭＯＳ５とからなるディスチャージ回路７と、このディスチャージ回路
７の前段に設けたリセット信号生成回路ＲＳＴとで構成される。このリセット信号生成回
路ＲＳＴには、入力パルスＶＩＮと逆相をなす信号／ＶＩＮが入力され、その出力を、Ｎ
ＭＯＳ２、ＮＭＯＳ４及びＮＭＯＳ５のゲート端子に供給することで、確実に、ディスチ
ャージ回路７をＯＮ，ＯＦＦさせる。 （もっと読む）

【課題】電源電圧が低下するに連れて遅延時間が長くなる遅延回路を提供する。
【解決手段】遅延回路は、電源電圧より低い定電圧を生成する定電圧生成回路と、前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、入力信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、前記キャパシタに充電された電圧に応じて動作し、前記入力信号より遅延した出力信号を出力する遅延生成回路とを備える。 （もっと読む）

【課題】 複数の電源電位が供給されて動作する半導体集積回路において、いずれかの電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止する。
【解決手段】 この半導体集積回路は、第１の電源電位が供給されて動作する内部回路３０と、第１の電源電位が供給されたときに、内部回路から供給される制御信号を反転して反転制御信号を出力するインバータ４０と、第２の電源電位が供給されたときに、制御信号のレベルをシフトさせたレベルシフト信号を出力するレベルシフト回路５０と、第２の電源電位が供給され、入力信号とレベルシフト信号とに基づいて論理演算を行うことにより、制御信号が活性化されたときに入力信号を出力すると共に、制御信号が非活性化されたときに出力レベルを固定する第１の入力回路１０と、内部回路に入力信号を供給する第２の入力回路２０とを具備する。 （もっと読む）

【課題】 複数の電源電位が供給されて動作する半導体集積回路において、２種類の電源電位の内の一方のみが供給されているときに、レベルシフト回路に貫通電流が流れるのを防止する。
【解決手段】 この半導体集積回路は、第１の電源電位が供給されたときに動作する内部回路１０及びインバータ２０と、これらの出力信号を２つの入力端子に入力し、入力された信号のレベルをシフトさせたレベルシフト信号を２つの出力端子においてそれぞれ生成して一方の出力端子から出力するレベルシフト回路３０と、レベルシフト回路から出力されるレベルシフト信号に基づいて動作する出力回路４０と、第２の電源電位が供給され第１の電源電位が供給されていないときに、レベルシフト回路の２つの入力端子、又は、一方の入力端子と一方の出力端子の電位を固定する電位固定回路５０等とを具備する。 （もっと読む）

【課題】ＣＭＯＳ回路のようなトーテンポール接続を採用した回路の貫通電流を小さくすると同時に定常動作時における過電流を制限する。
【解決手段】トーテンポール接続したＰＭＯＳトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ１）のソース側にそれぞれ第１、第４の抵抗（Ｒ１、Ｒ４）を接続する。ＰＭＯＳトランジスタのゲートに入力信号端子（３）と電源電位との間に直列接続した第２、第３の抵抗（Ｒ２、Ｒ３）の相互接続点の電圧を印加する。ＮＭＯＳトランジスタのゲートに入力信号端子と接地電位との間に直列接続した第５、第６の抵抗（Ｒ５、Ｒ６）の相互接続点の電圧を印加する。入力信号が高レベルである場合にはＮＭＯＳトランジスタは導通、ＰＭＯＳトランジスタは非導通、入力信号が低レベルである場合にはＮＭＯＳトランジスタは非導通、ＰＭＯＳトランジスタは導通となるように各抵抗の値を決定する。 （もっと読む）

【課題】信号のレベル切り替え時に生じる貫通電流を防止することで、低消費電力のレベルシフタ回路を提供する。
【解決手段】入力１０１の信号レベルが切り替わる際に流れる貫通電流を防ぐため、Ｐチャネル型ＴＦＴ１１０，１０９，Ｎチャネル型ＴＦＴ１０８または、Ｐチャネル型ＴＦＴ１１６，１１５，ＮチャネルＴＦＴ１０４が同時にオンしないように、Ｐチャネル型ＴＦＴ１０９，１１５を制御する。ＮチャネルＴＦＴ１１７のゲートにハイレベル信号が入力し、ＮチャネルＴＦＴ１１７がオンする瞬間にはＰチャネル型ＴＦＴ１０９をオフしておく。同様に、ＮチャネルＴＦＴ１１４がオンする瞬間にはＰチャネル型ＴＦＴ１１５をオフさせておく。Ｐチャネル型ＴＦＴ１１０，１０９，Ｎチャネル型ＴＦＴ１０８または、Ｐチャネル型ＴＦＴ１１６，１１５，ＮチャネルＴＦＴ１０４を同時にオンさせないことにより、貫通電流の流れる経路を遮断する。 （もっと読む）

【課題】本発明は、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。
【解決手段】本発明に係るトリミング回路は、フューズＦと；電源ラインとフューズＦとの間に接続されたスイッチＴｒ１と；その出力信号がトリミングデータＯＵＴとして引き出されるラッチ回路ＦＦと；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、フューズＦとスイッチＴｒ１との接続ノードに現れる電圧信号ａに基づいて開閉制御されるスイッチＴｒ２と；ラッチ回路ＦＦのリセット端と接地ラインとの間に接続され、スイッチＴｒ１と同一の開閉状態に制御されるスイッチＴｒ３と；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御されるスイッチＴｒ４と；スイッチＴｒ１、Ｔｒ３の開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する制御回路ＣＴＲＬと；を有して成る構成としている。 （もっと読む）

【課題】 複数の電源電位が供給されて動作する半導体集積回路において、２種類の電源電位の内の一方のみが供給されているときに回路に流れる貫通電流を低減する。
【解決手段】 この半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、第２の電源電位が供給されて動作し、ゲートに印加された第２の電源電位を降下させてソースから出力するＮチャネルＭＯＳトランジスタを含む電位降下回路３１と、電位降下回路から出力される電位が供給されて動作し、第１の電源電位がハイレベルであるかローレベルであるかを判定する判定回路３２と、判定回路から出力される判定結果に基づいて、第１の電源電位が供給されているか否かを表す制御信号を出力するバッファ回路３３とを具備する。 （もっと読む）

集積回路（１０）は、複数の機能ブロック（１０１、１０２、１０３）を具え、これら複数の機能ブロック（１０１、１０２、１０３）の各々は第１電源ライン（１１０）と第２電源ライン（１２０）との間に結合されている。第１機能ブロック（１０１）は第１スイッチ（１３１）を有する第１導電路を介して前記第１電源ライン（１１０）に結合され、第２機能ブロック（１０２）は第２スイッチ（１３２）を有する第２導電路を介して前記第１電源ライン（１１０）に結合され、前記第１スイッチ（１３１）及び第２スイッチ（１３２）は、それぞれ前記第１機能ブロック（１０１）及び第２機能ブロック（１０２）を前記第１電源ライン（１１０）から切断して前記機能ブロック（１０１、１０２）をアクティブモードからスタンバイモードに切り換えるように配置されている。この集積回路（１０）は、前記第１スイッチ（１３１）及び前記第１機能ブロック（１０１）間の前記第１導電路のノード（１２１）に結合された第１端子と、前記第２スイッチ（１３２）及び前記第２機能ブロック（１０２）間の前記第２導電路のノード（１２２）に結合された第２端子とを有する他のスイッチ（１４１）を具える。この他のスイッチ（１４１）は、前記第１スイッチ（１３１）及び前記第２スイッチ（１３２）がオフであることを表わすイネーブル信号に応答する制御端子を有し、これにより、第１機能ブロック（１０１）と第２機能ブロック（１０２）との間での電荷の再利用を可能にする。
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【課題】 電源の故障時に双方向バスを構成するＬＳＩに貫通電流が流れることを防止できる双方向バス制御回路を提供すること。
【解決手段】 電源電圧が供給される回路単位に電源投入を検知したことを知らせる手段と、各回路から検知された信号のうち１つでも検知できなかった場合に双方向バス１に接続する全出力を低電圧レベルとするための制御信号５０を出力する手段と、制御信号５０を使って双方向バス１への出力を強制的に低電圧レベルに固定する手段を有する。 （もっと読む）

【課題】 共通の入力を受けて状態変化を生ずる素子や回路を備える半導体集積回路に関し、入力による状態変化の生起タイミングを変移させる。
【解決手段】 しきい値（しきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃ）を異ならせた複数の素子又は回路（入力バッファ回路４１、４２、４３）を含み、これら素子又は回路に共通の入力（入力電圧Ｖｉｎ）が同時に加えられた場合に、前記しきい値に応じて異なる時期（ｔ１、ｔ２、ｔ３）に状態変化を生じる構成としている。素子はトランジスタであり、回路はＣＭＯＳ回路で構成され、しきい値は定数等で設定される。 （もっと読む）

【課題】 電源の投入又は遮断時に不必要な電流が流れることを防止して、消費電力を低減することができるバッファ回路及び集積回路を提供する。
【解決手段】 ＦＥＴ４１、４２、５１、５２で構成される２段のインバータ回路において、ＦＥＴ３１のソース及びゲートは、電源ＶＤ１及びＶＤ２に接続してあり、ＦＥＴ３１のドレインは、ＦＥＴ４１のソースに接続してある。ＦＥＴ３２のソース及びゲートは、電源ＶＤ２及びＶＤ１に接続してあり、ＦＥＴ３２のドレインは、ＦＥＴ３３のソースに接続してある。ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあり、ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してある。ＦＥＴ３１のドレインは、ＦＥＴ３２のドレインに接続してある。 （もっと読む）

半導体装置は、第１の電位と、第１の電位より低い第２の電位と、第２の電位より低い第３の電位により駆動される半導体装置であって、第１の電位と第３の電位との間に直列に接続される第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと、第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタを含み、第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ第２の電位及び第１の電位に固定されることを特徴とする。
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【課題】
レベルシフタや作動増幅回路などを有する半導体装置において、余計に流れる貫通電流を減らして消費電力を低減し、且つ出力波形のなまりなどを抑えることができる半導体装置を提供することを課題とする。
【解決手段】
第１のトランジスタのゲート端子を第１の入力端子、第２のトランジスタのゲート端子を第２の入力端子とし、第１のトランジスタのゲート端子を第２のトランジスタのソース端子に接続する。また、第２のトランジスタのゲート端子を第１のトランジスタのソース端子に接続する。 （もっと読む）

【課題】本発明は、スタンバイ時におけるリーク電流を削減し、動作遷移時における貫通電流の発生及び誤動作を防止する。
【解決手段】それぞれＰチャネル及びＮチャネルＭＯＳトランジスタを有し、前段の出力信号が後段に入力信号として供給されるように多段接続された複数のＭＯＳ型回路12〜15と、複数のＭＯＳ型回路のうち、最終段からみて奇数段目のＭＯＳ型回路15、13それぞれの電源供給ノードと電源電圧ＶＤＤの供給ノードとの間に挿入されたトランジスタ16と、複数のＭＯＳ型回路のうち、最終段からみて偶数段のＭＯＳ型回路14、12それぞれの電源供給ノードと電源電圧ＶＤＤの供給ノードとの間に挿入されたトランジスタ17と、それぞれスタンバイ状態にされている複数のＭＯＳ型回路12〜15をスタンバイ状態からアクティブ状態に復帰させる際に、始めにトランジスタ17が導通し、この後、トランジスタ16が導通するように制御する制御回路20とを具備する。 （もっと読む）

【課題】 本発明は、レベルダウンコンバータ及び表示装置に関し、例えば低温ポリシリコンにより駆動回路を形成した液晶表示装置に適用して、従来に比して消費電力を低減し、十分な動作速度を確保することができるようにする。
【解決手段】 本発明は、出力に供する正側信号レベルｖｄｄ１及び負側信号レベルｖｓｓに対応する正側電圧ｖｄｄ１及び負側電圧ｖｓｓにより動作するＰチャンネルトランジスタＱ１２及びＮチャンネルトランジスタＱ１３によるインバータ３９を介して出力データｏｕｔを出力するようにして、この正側信号レベルｖｄｄ１から負側信号レベルｖｓｓより大きく立ち下がる第１の駆動信号Ｓ５と、負側信号レベルｖｓｓから正側信号レベルｖｄｄ１より大きく立ち上がる第２の駆動信号Ｓ６とによりそれぞれＰチャンネルトランジスタＱ１２及びＮチャンネルトランジスタＱ１３を駆動する。 （もっと読む）

【課題】 電源電圧の遮断時における貫通電流を防止し、且つ、異なる電源電圧相互の大小関係にかかわらず不要な電流経路を作らない。
【解決手段】 スリープ信号ＳＬＰがＨレベルになると電源電圧Ｖａが遮断され、ＮＯＲゲート４５、４６はＬレベルの信号を出力する。レベル変換回路４０のトランジスタＱ７、Ｑ８はともにオフとなり、電源線３６からグランド線３７に流れる貫通電流を阻止する。ＮＡＮＤゲート４１は、レベル変換回路４０の出力状態にかかわらずＨレベルに固定された信号を出力する。 （もっと読む）

【課題】 駆動回路の回路規模や素子数の増大を抑制する。
【解決手段】 ソースドライバ１７には、タイミング回路１９、レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、レベルシフト回路ＬＭ−４、出力バッファ回路Ｂｕ１乃至Ｂｕ５、出力バッファ回路ＢｕＭ、出力端子Ｏｕｔ１乃至Ｏｕｔ５、及び出力端子ＯｕｔＭが設けられている。
レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４は、それぞれ出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭの隣接する４個に、例えば、レベルシフト回路Ｌ００は出力バッファ回路Ｂｕ１乃至Ｂｕ４に接続されている。レベルシフト回路Ｌ１乃至Ｌ４は、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４を補完する役目を有し、それぞれ隣接する４つ出力端子の内のひとつに接続されている。 （もっと読む）

【課題】 単一または複数のコンピュータの動作を監視して当該コンピュータをリセットする機能を有するコンピュータ監視装置に関し、リセットラインに接続されるコンピュータの数を増加させた場合でも、出力回路部の出力レベルが低下するのを防止し、貫通電流等により出力回路部のトランジスタが破壊されるのを防止することを目的とする。
【解決手段】 第１の電源と第２の電源との間にプッシュプル形式で接続される第１のトランジスタ11と第２のトランジスタ12を含み、当該トランジスタのいずれか一方からリセット信号を供給する出力ノードを有する出力回路部１と、出力ノードのレベルを検出する出力レベル検出部２と、出力レベル検出部の検出結果に応じて、入力ノードから当該トランジスタのいずれか一方に入力される入力信号のレベルを変化させ、当該トランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部３とを備える。 （もっと読む）

【課題】ＣＭＯＳゲートのみで貫通電流を防止するレベルシフタ回路を提供する。
【解決手段】入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。レベルシフト部１０用で、第２の電源電圧の高電位電圧ＶＤＤＨが供給される第２の電源電圧端子３０に接続されたＰＭＯＳトランジスタ１，２のゲートとドレインを交差接続し、各々のドレインとソースが接地端子４０に接続されたＮＭＯＳトランジスタ４，５のドレインとを接続する。ＮＭＯＳトランジスタ４，５のゲートにはＮＯＲゲート２２出力とＡＮＤゲート２３出力を接続する。ＮＭＯＳトランジスタ５のドレイン電圧ＶＤ２をＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６に接続し、出力信号Ｖoutを出力端子７０から出力する。 （もっと読む）