【課題】貫通電流の問題もなく、ボンディングオプションパッドのチップ上の配置の自由度を高めたボンディングオプション回路、半導体集積回路装置を提供する
【解決手段】ボンディングオプション回路１５は、第１の電源電位を供給するためのリードフレーム上の第１のリードに接続され得る第１のボンディングオプションパッドと、第２の電源電位を供給するための前記リードフレーム上の第２のリードに接続され得る第２のボンディングオプションパッド５１と、前記第１のボンディングオプションパッドに接続される第１の双方向ＩＯバッファー６０と、前記第２のボンディングオプションパッドに接続される第２の双方向ＩＯバッファー６１と、前記第１および第２の双方向ＩＯバッファー６０、６１と接続される制御部２０とを含む。 （もっと読む）

【課題】低消費電力で高速動作が可能なレベルシフト回路を提供する。
【解決手段】レベルシフト回路は、タイミング制御回路１と、充電回路２と、放電回路３と、電圧保持回路４と論理合わせ回路５とを有する出力信号生成回路６とを備えている。出力信号Ｖｏｕｔの論理を決定するために電流駆動力が大きいトランジスタＱ２１とトランジスタＱ３１とを縦続接続し、これらトランジスタＱ２１とトランジスタＱ３１とに貫通電流が流れないようにタイミング制御回路１がトランジスタＱ２１とトランジスタＱ３１のオン・オフを制御するため、トランジスタＱ２１およびトランジスタＱ３１が同時にオン状態となることはない。よって、低電源電圧端子から、トランジスタＱ２１およびトランジスタＱ３１を通して、接地端子へ貫通電流が流れることがなく、レベルシフト回路は低消費電力で高速動作が可能である。 （もっと読む）

【課題】Ｐチャンネル型ＭＯＳトランジスタをＯＦＦさせる時に、駆動信号生成回路内のプルアップトランジスタと他の素子に流れる貫通電流を抑制できる半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、従来の半導体装置のプルアップトランジスタ２０に代えて、ＮＡＮＤ素子７を設けた。その結果、プルアップトランジスタ２０を排除したことから、プルアップトランジスタ２０に起因する従来の半導体装置において課題であった、Ｐチャンネル型ＭＯＳトランジスタ１のＯＦＦ時に駆動信号生成回路内のプルアップトランジスタ２０と他の論理素子とに生じる貫通電流を抑制できる。 （もっと読む）

【課題】消費電力の増大を抑制しつつ、出力信号の出力制御を行う。
【解決手段】電気回路であって、出力信号を出力する出力回路と、出力回路から出力信号を出力させるための第１制御信号を出力する第１制御回路と、出力回路から出力信号を出力させないための第２制御信号を出力する第２制御回路とを備える。そして、出力回路が、第１ゲート電極、第１一方電極、及び第１他方電極を有する第１トランジスタと、第２ゲート電極、第２一方電極、及び第２他方電極を有する第２トランジスタと、第１ゲート電極に対して第１所定電位を付与することで、第１トランジスタを導通状態に設定し、且つ第２一方電極に対して第１所定電位を付与する第１電位付与部と、第２ゲート電極に対して第２所定電位を付与することで、第２トランジスタを導通状態に設定し、且つ第１一方電極に対して第２所定電位を付与する第２電位付与部とを有する。 （もっと読む）

【課題】高速で省電力のレベルコンバータ回路を提供する。
【解決手段】基準電圧にそれぞれのソースが接続され入力信号とその反転信号である反転入力信号とがそれぞれのゲートに供給される第１及び第２の第１導電型トランジスタを有し，基準電圧と前記高電源電圧とを有する第１の信号とその反転信号である第１の反転信号とを生成する論理反転部と，低電源電圧にそれぞれのソースが接続され第１の信号と第１の反転信号とがそれぞれのゲートに供給される第３及び第４の第２導電型トランジスタを有し，第３または第４の第２導電型トランジスタが導通して出力端子に出力信号の前記高電源電圧を生成する信号出力部と，第１及び第２の第１導電型トランジスタと第３及び第４の第２導電型トランジスタとの間にそれぞれ設けられた第５及び第６のトランジスタを有するスイッチ部とを有する。 （もっと読む）

【課題】２系統の電源を使用する半導体集積回路において、電源投入・遮断時に、一方の電源が投入されていない場合、回路内部のノードの電位が不定になってしまう箇所が発生するという課題があり、更に、その結果として回路内部に無駄な貫通電流が流れるという課題があった。
【解決手段】ＶＤＤＩＯを電圧降下させてノードＮ１にＶＤＤ以下の所定電位を印加する電圧降下手段８２と、ノードＮ１に接続され、ＶＤＤを入力するインバータ８３と、インバータ８３の出力信号に基づきオン／オフ動作し、オン状態のときには、“Ｌ”を出力するＮＭＯＳ８４とを有する論理回路８０を設け、ＶＤＤＩＯが印加され、ＶＤＤが印加されていないときは、ＮＭＯＳ８４からレベルシフタのノードＮ３にＬ”を出力してレベルシフタ９０内の論理レベルを確定する。 （もっと読む）

【課題】ＳＬＶＳを多値化して、多値のＣＭＬ及び２値のＳＬＶＳと比べ１ビット当りの消費電力を削減し、ＳＬＶＳの多値化に際して生じる論理値の違いによる電源電流の変動を補償した多値論理ドライバを提供する。
【解決手段】第１、２の差動プッシュプル回路（ＤＰＰ）は各々対応する第１、２の差動入力を受け、各々第１〜４のトランジスタ（Ｔｒ）を含み、第１、３のＴｒのドレーン（Ｄ）は電源に接続され、第２、４のＴｒのソース（Ｓ）は接地され、第１、３のＴｒのゲート（Ｇ）は正入力に接続され、第２、４のＴｒのＧは補入力に接続され、第１のＴｒのＳと第２のＴｒのＤ及び第３のＴｒのＳと第４のＴｒのＤは第１、２のＤＰＰに亘り正・補各々コモン接続されて単一の差動出力を形成し、第１、２のＤＰＰを構成する各４個のＴｒのオン時の抵抗値は差動出力に接続される伝送路の特性抵抗値Ｚｏを単位として各々３／２、３に設定されている。 （もっと読む）

【課題】イネーブル信号の伝播時間に変動があっても後段回路に貫通電流を発生させることないＳＭＴセルを有する半導体装置を提供する。
【解決手段】データ保持回路１は、データ保持部１１が入力データＤを保持し、クロックバッファ部１２がデータ保持部１１へクロック信号を供給し、低閾値のトランジスタで構成された出力部１３と電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰ１および出力部１３と接地線との間に接続された高閾値のＮＭＯＳトランジスタＮ１を遮断制御部１４が制御し、イネーブル信号Ｅがイネーブルを示すときは、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１をともにオンさせ、イネーブル信号Ｅがディセーブルを示すときは、データ保持部１１に保持されたデータの値に応じて、ＰＭＯＳトランジスタＰ１あるいはＮＭＯＳトランジスタＮ１のいずれかのみをオフさせる。 （もっと読む）

【課題】デッドタイムを設けることなく貫通電流を抑制することができるとともに、貫通電流を抑制しつつ高周波化を図ることができるドライバ回路およびＤＣ／ＤＣコンバータを提供する。
【解決手段】電源端子と接地端子との間に直列形態に接続され、デッドタイムのない相補的な一対の制御信号によってオン、オフ駆動される第１のスイッチング素子（ＳＷ１）と第２のスイッチング素子（ＳＷ２）を備えるドライバ回路において、少なくとも前記第１のスイッチング素子の制御端子に、オン状態での制御電圧を制限するリミッタ回路（ＬＭＴ１）を接続するようにした。 （もっと読む）

【課題】２種類の電源電圧の内の一方のみが供給されているときにレベルシフト回路に貫通電流が流れるのを防止すると共に、他方の電源電圧が変化する過渡状態において流れる貫通電流を低減する。
【解決手段】この半導体集積回路は、第１の電源電圧が供給されたときに動作する内部回路と、内部回路の出力信号を第１の入力端子に入力すると共に反転出力信号を第２の入力端子に入力し、第２の電源電圧が供給されたときにレベルシフト信号を生成するレベルシフト回路と、第２の電源電圧をレベルシフト回路に供給する電源供給回路と、第２の電源電圧が供給され第１の電源電圧が供給されていないときに、電源供給回路の動作を停止させる制御回路と、第２の電源電圧が供給されたときに、レベルシフト回路から出力されるレベルシフト信号を出力パッドに供給する出力回路とを具備する。 （もっと読む）

【課題】ハーフブリッジ回路を構成する２つのスイッチング素子を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのスイッチング素子が同時にオンすることを確実に防止すること。
【解決手段】第１パルス信号と第２パルス信号に基づいて、第１出力端子（ＤＲＶ１）４からＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０に第１駆動信号が出力され、第１パルス信号と第２パルス信号に基づいて、第２出力端子（ＤＲＶ２）５から第２スイッチング素子であるＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１に第２駆動信号が出力されるように構成され、保護回路２０によりＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のうちの少なくとも一方がオフされるようにした。 （もっと読む）

【課題】低電力、小面積で実現するデューティ可変回路を提供する。
【解決手段】それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。 （もっと読む）

【課題】出力端子に接続された被供給回路の動作が不安定とならず、かつ貫通電流が発生しない電源選択装置を提供する。
【解決手段】本電源選択装置は、電圧源入力端子１と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１１ｂを備え、電圧源入力端子２と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１１ｄを備え、電源電圧切り替え時に、ＰＭＯＳトランジスタ１１ａ〜１１ｃを遮断状態にし、かつＰＭＯＳトランジスタ１１ｄを導通状態にして、電圧源入力端子２に入力された電圧を、ＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給する。 （もっと読む）

【課題】データバスの電位の遷移によるバッファ内の貫通電流を低減し、高速にデータバスを駆動することができる出力バッファ回路を提供する。
【解決手段】本発明の一形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置（１）のビット線をセンスするセンスアンプ（１１）と、前記センスアンプからの出力信号を取り込むラッチ部（１０）と、前記ラッチ部からのデータを出力する主バッファ（１４）及び副バッファ（１３）と、を備え、前記主バッファは、前記センスアンプでセンスするタイミングを規定するパルスに同期して生成される制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。 （もっと読む）

【課題】貫通電流の少ないＣＭＯＳインバータを有する出力バッファ回路を提供する。
【解決手段】ソースがＶｄｄに接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートが第１ノードＮ１に接続された第１Ｐ−ＭＯＳトランジスタと、ドレインが出力ノードＮｏｕｔに接続され、ソースがＶｄｄより低いＶｓｓに接続され、ゲートが第２ノードＮ２に接続された第２Ｎ−ＭＯＳトランジスタとを有する第１回路と、ソースがＶｄｄに接続され、ドレインが第１ノードＮ１に接続され、ゲートが入力ノードＮｉｎに第３Ｐ−ＭＯＳトランジスタと、ドレインが第２ノードＮ２に接続され、ソースがＶｓｓ接続され、ゲートが入力ノードＮｉｎに接続された第４Ｎ−ＭＯＳトランジスタを有する第２回路と、第１ノードＮ１と第２ノードＮ２との間に接続される抵抗素子１３とを具備する。 （もっと読む）

【課題】貫通電流対策の手間を最小限に抑え、かつ、消費電力の低減化を図った半導体集積回路の設計方法を得る。
【解決手段】ステップＳ１において、電源遮断対象部１１内の複数のセルのうち、電源遮断を行うことが必要な第１の要電源遮断セルを認識する。次に、ステップＳ２において、Ｄフリップフロップ１から入力方向に遡って第１の要電源遮断セルに至る要電源遮断信号経路を探索する。その後、ステップＳ３において、ステップＳ２で探索された要電源遮断信号経路上のセルでステップＳ１で認識された第１の要電源遮断セル以外のセルを第２の要電源遮断セルとして設定する。最後に、ステップＳ４において、第１及び第２の要電源遮断セルに対する遮断用制御回路を生成する。 （もっと読む）

【課題】低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路の提供。
【解決手段】第１及び第２の入力信号ｖｉ１、ｖｉ２に基づき、第１及び第２の出力端子の一方を第１のレベルシフト回路１０と、第２のレベルシフト回路２０と、第１の制御信号Ｓ０に基づき、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされる。 （もっと読む）

【課題】電源投入、切断時の回路の出力安定化を図り、通常動作時の消費電力の増大を抑制することが可能なハザード対策回路、出力回路および半導体装置を提供すること。
【解決手段】本発明のハザード対策回路は、第１電源と、第１電源に対して遅れて立ち上がりまたは／および第１電源に対して先行して立ち下がる第２電源とを供給される。本発明のハザード対策回路は、第１電源を電源電圧とするインバータと、インバータの出力がゲートに接続されるＮチャネルＭＯＳトランジスタとを備える。ＮチャネルＭＯＳトランジスタは、出力回路の出力端子と基準端子との間を接続する。これにより、電源投入または／および電源切断時の回路の出力端子に現れるハザードを防止することができる。また、通常動作時に回路の消費電力の増大を招くことはない。 （もっと読む）

【課題】多電源インタフェース回路において、回路増加を抑制しつつ、Ｉ／Ｏ電源遮断時の貫通電流を防止し、ＬＳＩの低消費電力化を実現する。
【解決手段】入力制御ゲート１０６は入力制御信号に応じて入力信号を伝達するか否かを制御する。レベルシフタ１０７は、入力制御信号が入力許可を示すときは、入力制御ゲート１０６の出力信号を内部電源の電圧レベルに変換する一方、入力禁止を示すときは、変換動作を行わずに所定レベルの信号を出力する。すなわち入力制御信号が、レベルシフタの動作を許可・禁止する制御信号の機能を兼ねている。端子電源が遮断された場合、入力制御信号を入力禁止に設定することによって、レベルシフタにおいて内部電源に生じる貫通電流を抑制できる。 （もっと読む）

【課題】高電圧電源ＶＨに接続された出力回路における貫通電流を防止することで消費電力の削減とノイズを防止すると共に、高速動作を可能とする。
【解決手段】第１トランジスタであるＰＭＯＳトランジスタＭ１と、第２トランジスタであるＮＭＯＳトランジスタＭ２のゲートバイアス電圧を与える第１，２バイアス生成回路を、ダイオード接続したＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６、およびＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を直列に接続して構成することで、コンデンサＣ１の電荷が高電圧電源ＶＨへ放電されることをなくし、出力信号がハイレベルからローレベルに、逆にローレベルからハイレベルに移行するときの両方において貫通電流を防止でき、それに伴い省電力とノイズの低減を可能とした。 （もっと読む）