【課題】回路面積の増大を抑制しつつ、貫通電流を防ぐ。
【解決手段】半導体集積回路は、第１の内部電圧で動作する第１の回路ブロック１１と、第２の内部電圧で動作し、かつ第１の回路ブロック１１の後段に接続され、かつ第１の回路ブロック１１から信号が供給される第２の回路ブロック１２と、第１の高位側電源電圧を用いて第１の回路ブロック１１に第１の内部電圧を供給し、かつ第２の高位側電源電圧を用いて第２の回路ブロック１２に第２の内部電圧を供給し、かつ第２の内部電圧が第１の内部電圧を超えないように制御する電圧制御回路１３，１４とを具備する。 （もっと読む）

【課題】従来の送信回路は、外部より混入するノイズによって差動信号によって生成されるデータ信号にノイズが発生する問題があった。
【解決手段】本発明にかかる送信回路は、出力端子と電源端子との間に逆流防止素子Ｄ１〜Ｄ４が接続される第１、第２の駆動回路１１、１２と、第１、第２の駆動回路１１、１２の出力を制御する制御回路１３とを有する送信回路であって、制御回路１３は、第１、第２の駆動回路１１、１２が第１又は第２の論理レベルを出力する第１の状態から、第１、第２の駆動回路１１、１２が第１、第２の論理レベルの中間レベルを出力する第２の状態に移行する間に、逆流防止素子Ｄ１〜Ｄ４を介して前記第１、第２の駆動回路に貫通電流が流れる第３の状態に第１、第２の駆動回路１１、１２を制御するものである。 （もっと読む）

【課題】ＬＳＩ用の駆動回路で周囲の温度変化による遅延量の変動を抑制する。
【解決手段】入力信号ＩＮを反転増幅する２段のＣＭＯＳインバータ１，２に加えて、入力信号ＩＮの立上りを検出して周囲温度に依存したパルス幅の立上りエッジ検出信号Ｓ３を出力する立上りエッジ検出部３と、この立上りエッジ検出信号Ｓ３に従って出力ノードＮＯを電源電位ＶＤＤに駆動するＰＭＯＳ５と、入力信号ＩＮの立下りを検出して周囲温度に依存したパルス幅の立下りエッジ検出信号Ｓ４を出力する立下りエッジ検出部４と、この立下りエッジ検出信号Ｓ４に従って出力ノードＮＯを接地電位ＧＮＤに駆動するＮＭＯＳ６を設ける。周囲温度が上昇してＣＭＯＳインバータ１，２の遅延時間が長くなると、立上りエッジ検出信号Ｓ３等のパルス幅も大きくなり、ＰＭＯＳ５等による補助の駆動で遅延時間が短縮される。 （もっと読む）

【課題】入力信号に対する応答速度を低下させることなく、貫通電流を有効に抑制することが可能な駆動回路を提供すること。
【解決手段】電源と出力端子との間に接続された第１トランジスタと、前記出力端子と接地との間に接続された第２トランジスタと、前記第１トランジスタと並列接続された第３トランジスタとを備え、第１制御部は、入力信号の第１信号レベルに応答して、前記第３トランジスタをオン状態とすると共に前記第１トランジスタを一時的にオン状態に制御し、前記入力信号の第２信号レベルに応答して前記第１及び第３トランジスタをオフ状態に制御する。第２制御部は、前記入力信号の前記第１信号レベル（Ｈ）に応答して前記第２トランジスタをオフ状態に制御し、前記入力信号の前記第２信号レベル（Ｌ）に応答して前記第２トランジスタをオン状態に制御する。 （もっと読む）

【課題】回路規模を小型化、信頼性を向上、応答速度を向上、及び貫通電流を減少する。
【解決手段】人力信号INがＨになると、遅延素子２１により遅延時間τDだけ遅れた入力信号IN2が生成され、信号A,BのＬが生成され、遅延時間τDの間だけNMOS５３及び５４が同時にオフする。この間、信号A,Bから生成された信号Ｃは、Ｈになり、簡易レベルシフト部４０から出力された信号C3がＨ（VDD2)へと変化し、NMOS５５がオンする。この結果、主レベルシフト部５０の両側の出力ノードN51,N52で電荷が移動し、NMOS５４のドレイン側電位が上昇し、NMOS５３のドレイン側電位が下降する。遅延時間τD後にNMOS５３がオンした時、NMOS５４のドレイン側電位がある程度の電位まで上昇しているため、PMOS５１の能力は低下しており、速やかにNMOS５３のドレイン側電位がOVまで低下する。 （もっと読む）

【課題】レベルアップシフタにおいて出力ノードにおける充放電動作の高速化、入力電圧の低電圧化、並びに不定伝播を防止する。
【解決手段】例えば出力端子（ＬＳＯＵＴ）にドレインが接続する第１ＭＯＳトランジスタ（ＭＲ１）がオフ、反対側の第１ＭＯＳトランジスタ（ＭＬ１）がオンにされると、出力端子側では、差動入力信号の反転信号により第６ＭＯＳトランジスタ（ＭＲ６）がオン、出力端子が所定レベルに充電されるまで第７ＭＯＳトランジスタ（ＭＲ７）はオンを維持し且つ第５ＭＯＳトランジスタ（ＭＲ５）はオフを維持し、この間にオンにされる第３ＭＯＳトランジスタ（ＭＲ３）は、第２ＭＯＳトランジスタ（ＭＲ２）による充電動作を補う。出力端子が所定レベルに充電されると第７ＭＯＳトランジスタ（ＭＲ７）はオフし且つ第５ＭＯＳトランジスタ（ＭＲ５）がオンされ、第３ＭＯＳトランジスタ（ＭＲ３）がオフされて補助充電動作を終了する。 （もっと読む）

【課題】トランジスタを含むアナログ回路シミュレーションにおいて、シミュレーション回路を変更することなく回路中の貫通電流を検知できるハイインピーダンス検出方法を提供することを目的とする。
【解決手段】回路中の全ノードに対し、ハイインピーダンス状態になる条件が存在するかどうかを解析する工程を有する。また回路中の全ノードに対し、ハイインピーダンス状態により貫通電流が生じる条件が存在するかどうか解析する工程を有する。またハイインピーダンス状態になる条件と、ハイインピーダンス状態により貫通電流が生じる条件がシミュレーション実行中に成立するかどうかを検出する工程を有する。 （もっと読む）

【課題】ＣＭＯＳインバータの駆動回路において回路規模を拡大せずに貫通電流を防止する。
【解決手段】ＣＭＯＳインバータ出力回路１はＭＯＳトランジスタＭ11及びＭ12からなる。インバータ駆動回路２は、ＭＯＳトランジスタＭ21及びＭ22からなる第１のＣＭＯＳ回路21と、ＭＯＳトランジスタＭ31及びＭ32からなる第２のＣＭＯＳ回路22とからなる。ＭＯＳトランジスタＭ11，Ｍ12の各々のゲート入力容量をＣ11，Ｃ12、ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32の各々のオン抵抗をＲ21，Ｒ22，Ｒ31，Ｒ32とすると、Ｒ32・Ｃ12＜Ｒ22・Ｃ11かつＲ21・Ｃ11＜Ｒ31・Ｃ12となるように、設定する。ＭＯＳトランジスタＭ11，Ｍ12の各々がオンになるタイミングは、Ｍ12，Ｍ11がオフになるタイミングよりも遅れるため、ＭＯＳトランジスタＭ11及びＭ12が同時にオンにならず、貫通電流は発生しない。 （もっと読む）

【課題】差動信号制御回路における貫通電流を完全に排除し、かつ位相の揃った差動出力信号を出力することを可能とする。
【解決手段】差動入力信号（Ａi，Ｂi）を入力して差動出力信号（Ａo，Ｂo）の各々を出力するための２つのプッシュプル回路（ＮＭＯＳトランジスタＮ１，Ｎ２とＰＭＯＳトランジスタＰ１，Ｐ２からなる）を備えた差動信号制御回路において、差動出力信号の出力レベルが反転する際に、各プッシュプル回路が必ずハイインピーダンス状態を経由するようにするために、一方の差動入力信号を遅延する第１の遅延回路１１と、他方の差動入力信号を遅延する第２の遅延回路１２と、これらの第１，第２の遅延回路１１，１２の出力と差動入力信号とを入力して各プッシュプル回路を制御するための制御信号を出力する条件判定回路１０を備えた。 （もっと読む）

【課題】ダイナミック回路において、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制する。
【解決手段】ダイナミック回路は、ダイナミックノード（１０）、複数の入力信号についての論理評価結果に応じてダイナミックノード（１０）の充電状態を変化させる評価回路（３０）、評価回路（３０）のレプリカ回路（４０３）による論理評価結果に応じて論理レベルが変化する制御信号を出力する制御回路（４０）、制御回路（４０）及び外部からそれぞれ制御信号を受け、これら制御信号に従ってダイナミックノード（１０）の初期化の開始及び停止を制御する初期化回路（２０）を備えている。 （もっと読む）

【課題】レベルシフト回路において、消費電力を抑制しながら、遷移時間を所定の範囲に収められる駆動マージンを向上することである。
【解決手段】レベルシフト回路１０は、基本的にＣＭＯＳ型インバータ回路を２つ並列に接続した形式で、インバータ回路の制御端子に入力信号を与え、インバータ回路の出力端子から出力信号を取り出し、入力信号の電圧振幅をインバータ回路の電源電圧の電圧幅に変換する機能を有する回路である。レベルシフト回路１０を構成する２つの電流パス２０，３０において、ｎチャネルトランジスタ２６，３６のゲート端子に入力する信号は、入力信号ｉｎ１をそのまま供給するのでなく、入力電圧変換回路４０，４１を介し、入力信号ｉｎ１の電圧振幅に対してｎチャネルトランジスタ２６，３６の閾値Ｖｔｈｎに応じてオフセットを与えた信号を供給する。 （もっと読む）

【課題】本発明は、２種類以上の電源を使用する多電源マイコンシステムにおいて、低電位電源出力の低下時にもＩ／Ｏポート出力端子の出力を安定化させることができるようにする。
【解決手段】たとえば、低電位電源端子１１と接地電位電源端子１３との間にはＣＰＵ２０が接続され、低電位電源端子１１を介して、所定の低電位電源出力（ＶＤＤＬ）が供給される。この低電位電源出力の低下が低電位電源＆テストモード検出回路２３により検出されると、その検出出力（ＣＬＲＶ）にしたがって、レベルシフタ回路２４が制御される。これにより、ＣＰＵ２０からの出力が供給される周辺ＰＯＲＴ回路２５の出力レベルが、低電位電源出力の低下前の状態を維持するように制御される。 （もっと読む）

【課題】 電圧制御回路を駆動するための駆動電流を無くし、消費電流を削減することができる電圧制御回路を提供する。
【解決手段】 参照電圧と同電圧の出力電圧を安定的に出力するための電圧制御回路であって、出力電圧の出力端に接続するＮ型ＭＯＳＦＥＴからなる充電素子と、出力電圧の出力端に接続するＰ型ＭＯＳＦＥＴからなる放電素子と、参照電圧に基づいて参照電圧にＮ型ＭＯＳＦＥＴの閾値電圧を加えた充電制御電圧を貫通電流の伴わない充放電により生成し、充電制御電圧を充電素子のゲートに入力する充電制御回路と、参照電圧に基づいて参照電圧からＰ型ＭＯＳＦＥＴの閾値電圧を引いた放電制御電圧を貫通電流の伴わない充放電により生成し、放電制御電圧を放電素子のゲートに入力する放電制御回路と、を備える。 （もっと読む）

【課題】電源オフ時における誤認識を防止するとともに、電源オン時に消費電力の増加を抑えることができる出力回路を提供すること。
【解決手段】出力端子ＰＯと高電位電源ＡＶＤ３との間に接続されたトランジスタＴＰ２は、そのバックゲートの電位が制御部４３により、高電位電源ＡＶＤ３のオフ時にバックゲートの電位を出力端子ＰＯの電位に制御する。検出部４２は、複数の抵抗Ｒ１１〜Ｒ１４により高電位電源ＡＶＤ３の電位を検出した検出信号Ｓ１１を出力する。その検出部４２にはスタンバイ信号ＳＴＢＹに応答してオンオフするトランジスタＴ２１が設けられ、該トランジスタＴ２１は、スタンバイ信号ＳＴＢＹにより高電位電源ＡＶＤ３のオン時にオフするように制御される。 （もっと読む）

【課題】貫通電流を低減することにより、ノイズを防止する。
【解決手段】出力回路用電源Ｖｓおよび論理回路用電源ＶＤＤの２つ以上の電源を接続する多出力の負荷駆動装置において、動作中に出力回路用電源電圧ＶＤＤＨだけを下げても出力回路部と論理回路部とが独立になっているため、論理回路部が停止せず再起動などの操作が不要なことに着目し、出力回路部の出力段トランジスタの切り替えタイミングの前に出力回路用電源電圧ＶＤＤＨを通常の電圧よりも一瞬下げることにより、出力回路用電源Ｖｓ−出力回路用グラウンドＧＮＤ１間の寄生容量に蓄えられた電荷および電圧を低減し、貫通電流を低減する。これにより、ノイズが防止される。 （もっと読む）

【課題】 レベルシフト回路の信号変化時における貫通電流を削減する。
【解決手段】 インバータ１２、ＮＭＯＳ１３，１４、及びＰＭＯＳ１５，１７で構成された従来のレベルシフト回路に対して、このＰＭＯＳ１５，１７と電源電圧ＶＣＣの間にＰＭＯＳ１６，１８を挿入する。ＰＭＯＳ１６，１８のゲートには、入力信号ＩＮが変化する時に“Ｈ”となる制御信号ＳＯを、それぞれ抵抗１９，２１を介して与える。更に、抵抗１９，２１に並列にＮＭＯＳ２０，２２を接続し、これらのＮＭＯＳ２０，２２をそれぞれノードＮＡ，ＮＢの信号でオン／オフ制御する。これにより、ＰＭＯＳ１６，１８がオン状態になるタイミングが制御され、貫通電流が削減される。 （もっと読む）

【課題】 内部回路に供給される高電位側電源が未投入の場合でも、出力バッファ回路の誤動作や貫通電流の発生を抑制する。
【解決手段】 半導体集積回路１には、内部回路部１１、出力バッファ回路部１２、及び出力レベル制御部３が設けられている。内部回路部１１には第１の高電位側電源Ｖｄｄ１が供給され、出力バッファ回路部１２には第２の高電位側電源が供給される。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は出力バッファ回路部１２から出力される出力信号ＯＵＴを所定のレベルに制御する。 （もっと読む）

【課題】 電力消費をより低く抑えることができるＣＭＯＳ回路を提供する。
【解決手段】 電源２とＣＭＯＳ論理回路部１０との間にはコンデンサＣが直列接続されている。このため、電源２からＣＭＯＳ論理回路部１０に直流電流（すなわち、貫通電流Ｉ_DD）が流れることを抑制することができる。一方で、入力信号Ｖ_inとして定常的に時間的変動を伴う信号（ダイナミックな信号）が入力されるため、コンデンサＣは放充電を繰り返すこととなり、当該コンデンサＣに蓄積される電荷量Ｃ_strの増減により、ＣＭＯＳ論理回路部１０が従来と同様に動作する。 （もっと読む）

【課題】 貫通電流を防止するクロック回路を提供すること。
【解決手段】 クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。第１のインバータ回路ＩＮＶ１は、基板に高電位側電源電圧ＶＤＤよりも高い電圧が印加されるｐ型ＦＥＴ（Ｐ１）を具備している。振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。 （もっと読む）

【課題】 誘導性負荷を駆動する場合において出力信号にオーバーシュートおよびアンダーシュートが発生するのを防止することができる出力バッファ回路を提供する。
【解決手段】 Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２がＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１をＯＮ状態からＯＦＦ状態に移行させるように駆動する過程において、誘導性負荷に発生する逆起電力により出力信号Ｖｏｕｔが変化し、インバータＸ８の閾値レベルを越えると、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２の利得を低下させる制御が行われるようにした。 （もっと読む）