【課題】直列接続ＩＧＢＴ３，４の接続点７のｄＶ／ｄｔによる誤動作発生時に、上下アーム短絡などの事故を回避できる高信頼性ＩＧＢＴ駆動装置を提供する。
【解決手段】高低圧側ＩＧＢＴ３，４は、デッドタイムを挟み相補的にオン／オフ制御される。これらデッドタイム期間中に、高圧側ＩＧＢＴ３をオフさせるリセットパルスＲＳを、例えば、次のような要領で発生させる。（１）低圧側ＩＧＢＴ４のオン指令ＬＤの直前に、（２）低圧側ＩＧＢＴ４のオン指令ＬＤの直前から、このオン指令ＬＤと重なる期間ｔｄをもつように、（３）デッドタイムＤＴ期間中、継続して、（４）低圧側ＩＧＢＴ４がオンとなる直前のデッドタイム期間中、継続して、（５）高圧側ＩＧＢＴ３のオン状態を観測したとき、低圧側ＩＧＢＴのオン指令を無効とするように、リセットパルスを生成する。 （もっと読む）

【課題】貫通電流の発生を回避すると共に、入力信号に対する出力信号の遅延やデューティ比の変化を生じないようにする。
【解決手段】ゲート電圧制御回路１０３は、入力信号に対して第１の閾値電圧を基準として反転動作を行うインバータ素子５の出力信号と、入力信号に基づいて、ゲート電圧切替回路１０２の動作を制御する切替制御信号Ｖｃｎｔと、出力ＰＭＯＳトランジスタ１、出力ＮＭＯＳトランジスタ２のゲートに印加されるゲート電圧Ｖｇａｔｅを、生成、出力するよう構成されており、終段回路１０２には、インバータ素子５の出力、又は、ゲート電圧Ｖｇａｔｅがゲート電圧切替回路１０２により選択されて印加されて、出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２の同時導通状態の回避と共に、入力信号に対して遅延やデューティ比の変化のない出力電圧outputが得られるようになっている。 （もっと読む）

【課題】貫通電流が流れ難くより大きな振幅のパルス出力が可能なレベル変換部にする。
【解決手段】トランジスタ３０２ｐ，３０４ｐで構成されたカレントミラー構成の負荷に対して入力トランジスタ３１２ｐ，３１４ｐを設ける。ブートストラップ用の容量素子３２２（容量値Ｃap）を、入力トランジスタ３１２ｐのゲートとソースとの間に接続し、入力トランジスタ３１２ｐとともにブートストラップ回路３２０を構成する。トランジスタ３２４ｐを、基準電位Ｖref の入力端と入力トランジスタ３１２ｐのゲートとの間に接続し、トランジスタ３１２ｐ，３２４ｐのゲートにはパルス信号inを供給する。容量素子３２２によるブートストラップ動作を利用して、入力トランジスタ３１２ｐの抵抗値制御（オン／オフ制御）をしっかりとできるようにすることで、出力OUT の振幅を（Ｖdd−Ｖref ）／｜Ｖss１−Ｖref ｜程度にすることができる。 （もっと読む）

【課題】チップサイズの増加を抑え、かつ高速動作が可能な出力回路を得る。
【解決手段】ＰＭＯＳトランジスタＭ１のゲート電圧ＰＨが入力された、しきい値電圧にヒステリシスを有するインバータ５と、ＮＭＯＳトランジスタＭ２のゲート電圧ＮＬが入力された、しきい値電圧にヒステリシスを有するインバータ８とを備え、ＰＭＯＳトランジスタＭ１のゲートには、入力信号Ｓｉｎと、インバータ８の出力信号の信号レベルを反転させた信号とのＯＲ論理信号を入力し、ＮＭＯＳトランジスタＭ２のゲートには、入力信号Ｓｉｎと、インバータ５の出力信号の信号レベルを反転させた信号とのＡＮＤ論理信号を入力するようにした。 （もっと読む）

【課題】多数の内部データバスを有する集積回路装置の高周波数でのデータバスの切り替えによる消費電力を低減する。
【解決手段】集積回路装置のデータバス電荷共有技術は、特に開示される例示的実施態様におけるそれぞれ約０，９倍の一の供給電圧ＶＣＣおよび０．１倍のＶＣＣである低電圧ＶＥＱ１およびＶＥＱ２を生成する２つの電圧レギュレータを用いて実施され得る。一組の信号は、ＶＣＣとＶＥＱ１との間を切り替え、第２組の信号は、ＶＥＱ２と０Ｖとの間を切り替える。二組の信号間の電荷共有は、電圧レギュレータのユニークな構成により実現する。 （もっと読む）

【課題】異なる電源で動作する複数の回路部への電源の供給状態に拘らず確実に貫通電流の経路を遮断することができるレベルシフト回路を提供する。
【解決手段】電源電圧ＶＤＤ１で動作する入力回路部８と、電源電圧ＶＤＤ２で動作する出力回路部９と、を備え、入力回路部８に、電源電圧ＶＤＤ１で動作し、出力回路部９から入力される制御信号を変換するインバータ回路１３を設け、当該インバータ回路１３の出力を、出力回路部９のＶＤＤ２で動作するインバータ回路１４の出力と共に入力回路部８の制御信号として用いる。 （もっと読む）

【課題】従来の半導体装置では、ＮＭＯＳトランジスタを介して流れる貫通電流によって、前段論理回路内部のトランジスタが劣化あるいは破壊される虞があった。
【解決手段】半導体装置は、第１の電源電圧に基づいて、データ信号を伝達するプリバッファと、第１の電源電圧とは異なる第２の電源電圧に基づいて、前記プリバッファによって伝達されたデータ信号を増幅して出力するメインバッファと、スイッチ制御信号に基づいて、前記プリバッファと前記メインバッファとの導通状態を制御するスイッチ部と、前記スイッチ制御信号の生成と、前記スイッチ制御信号の論理レベルの遷移に応じて、前記プリバッファの出力レベルを接地電位にするように前記プリバッファを制御する前記データ信号の生成とを行う制御回路とを有する。 （もっと読む）

【課題】電源電圧を制御する回路ブロックを流用する場合に貫通電流を防止するためのインターフェースの再設計の手間を緩和する。
【解決手段】第１ノードと第２ノードとの間の電位差である第１電圧の第１電源が供給される第１回路ブロック（BLK2）、及び第１回路ブロックの出力を第１回路ブロックの外部に送信するための第１変換回路（MIO4）を備える第１チップ（CHP1）と、第３ノードと第４ノードとの間の電位差である第２電圧の第２電源が供給される第２回路ブロック、及び第１変換回路からの出力を前記第２電圧に変換して第２回路ブロックに送信するための第２変換回路とを備える第２チップ（CHP2）とを有する。前記第１回路ブロックは、第１電源が供給される第１モードと第１電源が供給されない第２モードとを有し、第１変換回路は、第１回路ブロックが第２モードの場合は、第１ノード又は第２ノードの電位を前記第２変換回路に送信する。 （もっと読む）

【課題】消費電流を低減した電圧レベル変換回路を提供する。
【解決手段】第１電圧の入力信号を入力する入力端子１と、第２電圧の出力信号を出力する出力端子２と、入力端子１と接続される第１のレベルシフトユニット３と、第１のレベルシフトユニット３の出力信号が入力されるインバータ１３と、入力端子１と接続されるインバータ１０と、インバータ１０の出力信号が入力される第２のレベルシフトユニット４と、ドレインが共通に構成されたＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４と、を備え、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のゲートをインバータ１３及び第２のレベルシフトユニット４に接続し、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のドレインを出力端子２に接続した。 （もっと読む）

【課題】レベルシフタにおける貫通電流を防止する。
【解決手段】内部ノードｎ３と接地電位ＧＮＤの間に接続されたトランジスタＰ７，Ｎ５によるインバータと、内部ノードｎ４と接地電位ＧＮＤの間に接続されたトランジスタＰ８，Ｎ６によるインバータで構成される保持回路１０を設け、これらのインバータをループ状に接続することにより、ノードｎ１，ｎ２の信号を保持する。これにより、本来相補的である入力信号ＩＮ，ＩＮＢが共にレベル“Ｌ”になったときにでも、ノードｎ１，ｎ２の信号が、その直前のレベルに保持され、トランジスタＮ３，Ｎ４に貫通電流が流れることを防止することができる。 （もっと読む）

【課題】入力回路の電源電圧と接地電位との間に流れる貫通電流を改善して、入力回路が設けられた半導体集積回路の消費電流を低減する。
【解決手段】入力回路２０は、電源電圧と接地電位との間に接続可能に、一方２１に他方２５がＰＭＯＳ２５を介して並列接続された２つの抵抗２１、２２と、入力電圧により制御され一方２２に他方２７がＮＭＯＳ２６を介して並列接続された２つのＮＭＯＳ２３、２４とが直列接続され、その直列接続点の電位をインバータ２７を介して出力電圧として出力するとともにインバータ２７の出力電位によりＰＭＯＳ２５およびＮＭＯＳ２６が相補的に制御されることによりヒステリシス特性を持たせている。 （もっと読む）

【課題】ＣＭＯＳプロセスで形成しても貫通電流を低減し得るインバータ回路を提供する。
【解決手段】インバータ回路１０では、電源ＶddとスイッチングトランジスタＴｐ１のソースとの間にマスク用スイッチングトランジスタＴｐ２が介在し、アースＥとスイッチングトランジスタＴｎ１のソースとの間にマスク用スイッチングトランジスタＴｎ２が介在し、これらが同時にオン状態である期間中、これらマスク用スイッチングトランジスタＴｎ２，Ｔｐ２のいずれかはオフ状態を維持する。このため、入力端子ＩＮに入力される矩形波による電圧が、スイッチングトランジスタＴｎ１の閾値電圧Ｖtn１を超え、かつスイッチングトランジスタＴｐ１の閾値電圧Ｖtp１を下回ってＭＯＳトランジスタＴｐ１，Ｔｎ１が同時にオン状態になっても、この期間中マスク用スイッチングトランジスタＴｎ２，Ｔｐ２のいずれかがオフ状態を維持し電源Ｖdd−アースＥ間の貫通電流を阻止する。 （もっと読む）

【課題】デッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することは困難であった。
【解決手段】２つのパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路１０であって、制御信号（ＤＡ）に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部１０１ａ、１０１ｂと、前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部（論理回路部１０２ａ、１０２ｂ）と、を備える。 （もっと読む）

【課題】 間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減し、さらにスイッチング動作時のトランジスタ間の貫通電流を低減する。
【解決手段】 縦積み接続したｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いて構成される論理回路において、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれが、高電位側に配置したｎＭＯＳトランジスタと低電位側に配置したｐＭＯＳトランジスタの各ソース端子を接続した複合トランジスタで構成され、複合トランジスタを構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタの各ゲート端子に、相補的なディジタル信号が入力される構成である。 （もっと読む）

【課題】貫通電流を低減することができるレベルシフタ回路を提供する。
【解決手段】ＮＭＯＳトランジスタＮ２のプルアップ用のＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３を備える。電源ノードＶＤＤ２のみに電源電圧が供給されている間では、ＮＭＯＳトランジスタＮ２がオンするため、インバータ回路ＩＮＶ３に入力される電位の下降に応じて、インバータ回路ＩＮＶ３が動作し、出力される電位が上昇するため、出力端子１４の電位がＨレベルで安定する結果、インバータ回路ＩＮＶ３における貫通電流が発生しなくなり、レベルシフタ回路１０全体としての貫通電流を低減することができる。 （もっと読む）

【課題】遅延回路などに適用した場合に、回路規模を小さくでき、貫通電流を防止でき、
かつ、消費電力を低減できるインバータ回路の提供
【解決手段】この発明は、入力信号ＩＮ１でオンオフするＭＯＳトランジスタＰ１１と、
入力信号ＩＮ２でオンオフするＮ型のＭＯＳトランジスタＮ１１と、直列接続されるとと
もにゲートとドレインが接続される２つのＭＯＳトランジスタＰ１２、Ｎ１２とを備えて
いる。ＭＯＳトランジスタＰ１１、ＭＯＳトランジスタＰ１２、Ｎ１２、およびＭＯＳト
ランジスタＮ１１は、第１電源ＶＤＤと第２電源ＶＳＳとの間に直列に接続されている。
ＭＯＳトランジスタＰ１１とＰ１２の共通接続部から出力信号ＯＵＴ１を取り出し、ＭＯ
ＳトランジスタＮ１１とＮ１２の共通接続部から出力信号ＯＵＴ２を取り出すようになっ
ている。 （もっと読む）

【課題】デッドタイムを適切に設定し、貫通電流を防止する。
【解決手段】出力バッファ１０は、電源端子１０２と接地端子ＧＮＤの間に直列に接続された、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を含む。遅延回路１２は、信号レベルが、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２のオン、オフに対応づけられて切り替わるパルス信号Ｓ０を受ける。遅延回路１２は、パルス信号Ｓ０に遅延を与えることにより、異なる遅延を有する第１パルス信号Ｓ１、第２パルス信号Ｓ２を生成する。ＮＡＮＤ回路１４は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理積に応じた信号をハイサイドトランジスタＭ１のゲートに与える。ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。 （もっと読む）

【課題】簡易な構成で安定したインピーダンス制御を行うことができるインピーダンス制御回路及び半導体チップを提供すること。
【解決手段】本発明にかかるインピーダンスは電流源と、電流源の出力電流が入力されるカレントミラー回路２４と、カレントミラー回路２４の出力電流が流れされるレプリカバッファ２と、カレントミラー回路２４の出力端子の電位とカレントミラー回路２４の入力端子の電位とを比較する比較器９と、比較器９の比較結果に基づいて、Ｐｃｈレプリカバッファ２の抵抗を制御する制御信号を生成する制御信号生成器１４とを備えるものである。 （もっと読む）

【課題】 制御信号のタイミングによらず、スタンバイ時の貫通電流を防止できる半導体装置を提供する。
【解決手段】 高位電源線１１と低位電源線１２との間に接続される第１および第２機能回路セル１３、１４と、第１機能回路セル１３と低位電源線１２との間に接続された第１絶縁ゲート電界効果トランジスタＭ１と、高位電源線１１と低位電源線１２との間に接続される第２機能回路セル１４と高位電源線１１との間に接続された第２絶縁ゲート電界効果トランジスタＭ２と、第１および第２機能回路セル１３、１４の一方の出力端と、他方の入力端とを接続する配線１５とを具備する。
スタンバイ時に、第１機能回路セル１３の出力φ２が高電位状態となり、第２機能回路セル１４の出力φ３が低電位状態となるように、第１および第２絶縁ゲート電界効果トランジスタＭ１、Ｍ２を駆動し、他方の機能回路セルに流れる貫通電流を抑制する。 （もっと読む）

【課題】回路面積の増大を抑制しつつ、貫通電流を防ぐ。
【解決手段】半導体集積回路は、第１の内部電圧で動作する第１の回路ブロック１１と、第２の内部電圧で動作し、かつ第１の回路ブロック１１の後段に接続され、かつ第１の回路ブロック１１から信号が供給される第２の回路ブロック１２と、第１の高位側電源電圧を用いて第１の回路ブロック１１に第１の内部電圧を供給し、かつ第２の高位側電源電圧を用いて第２の回路ブロック１２に第２の内部電圧を供給し、かつ第２の内部電圧が第１の内部電圧を超えないように制御する電圧制御回路１３，１４とを具備する。 （もっと読む）