【課題】 消費電力の増大を防止することが可能な入出力回路および半導体入出力装置を提供する。
【解決手段】 トライステート出力回路（入出力回路）１は、イネーブル信号ｏｅに基づいて出力パッドＰＡＤｏを駆動するＰ−ＭＯＳトランジスタ６５と、Ｐ−ＭＯＳトランジスタ６５のゲートに接続されたノードｐｇの電位を制御するためのＰ−ＭＯＳトランジスタ６４と、イネーブル信号ｏｅの信号レベルが遷移した際に所定時間幅のパルス信号ｏｅ５および−ｏｅ５を出力するワンショットパルス発生回路１０と、パルス信号ｏｅ５および−ｏｅ５が出力されている期間、Ｐ−ＭＯＳトランジスタ６４を制御するためのバイアス電圧Ｖbiasを生成し、バイアス電圧ＶbiasをＰ−ＭＯＳトランジスタ６４のゲートに印加するバイアス回路３０とを有する。 （もっと読む）

【課題】ＣＭＯＳゲートのみで貫通電流を防止するレベルシフタ回路を提供する。
【解決手段】入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。レベルシフト部１０用で、第２の電源電圧の高電位電圧ＶＤＤＨが供給される第２の電源電圧端子３０に接続されたＰＭＯＳトランジスタ１，２のゲートとドレインを交差接続し、各々のドレインとソースが接地端子４０に接続されたＮＭＯＳトランジスタ４，５のドレインとを接続する。ＮＭＯＳトランジスタ４，５のゲートにはＮＯＲゲート２２出力とＡＮＤゲート２３出力を接続する。ＮＭＯＳトランジスタ５のドレイン電圧ＶＤ２をＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６に接続し、出力信号Ｖoutを出力端子７０から出力する。 （もっと読む）

【課題】 電源分離を行った半導体集積回路にて、その一部の回路で電源がオフされた場合に貫通電流が流れることを防止できるようにする。
【解決手段】 電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力信号及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３が入力され、当該出力信号の受け先となる回路に出力を供給する論理ゲートを設け、電源がオン／オフされる回路モジュールに電源電圧の供給が開始された後に出力信号を論理ゲートから出力するように制御し、かつ論理ゲートの出力を所定電位に固定した後に電源がオン／オフされる回路モジュールへの電源電圧の供給を遮断するようにして、電源がオン／オフされる回路モジュールの出力がハイ・インピーダンスとなっても、その受け先となる回路の入力がフローティング状態になることを防止して貫通電流が流れることを防ぐことができるようにする。 （もっと読む）

【課題】
異なる電源で構成されるレベルシフト回路及びこれを用いた携帯無線通信装置では、一方の電源電圧が低下した場合、他方の電源で動作する後段回路の出力電圧を固定させ、動作を安定させる。
【解決手段】
入力信号が供給され、第１の電源電圧で動作し、入力信号に応じた第１の出力信号を出力する入力回路（１６）と、入力信号と第１の出力信号の差を増幅して第２の出力信号を出力する増幅器１４，１５と、増幅器からの第２の出力信号のレベルに応じてラッチされた第３の出力信号を出力する第２の電源電圧で駆動されるラッチ回路１７と、第２の電源電圧が供給され、第１の電源電圧に応じて出力電圧をラッチ回路の出力に供給するレベル設定回路１８とを有し、第１の電源電圧が第２の電源電圧より低下した時にレベル設定回路を動作させて出力電圧を固定し、貫通電流を阻止する。 （もっと読む）

【課題】電源制御回路を設けることによる影響を低減するため、回路ブロックの規模に応じて電源制御回路を設ける。
【解決手段】回路ブロックRUSRを周回するように電源線VDD,VSS,VSSMを設け、これら電源線が配置される領域RPWRを利用して電源制御回路を配置する。 （もっと読む）

第１の制御電位設定手段（１）は入力信号（ＩＮ）が論理閾値の近傍に達したときに第２の制御電位（Ｎ３）との大小関係が逆転する第１の制御電位（Ｎ２）を生成する。第２の制御電位設定手段（２）は、入力信号（ＩＮ）の変化に応じて入力信号（ＩＮ）と同方向に変化する第２の制御電位（Ｎ３）を生成する。出力手段（３）は、トランジスタ（Ｑ５，Ｑ６）からなり、第１の制御電位（Ｎ２）と第２の制御電位（Ｎ３）とリセット信号（ＲＳＥＴ）とに基づいて所定の電位の出力信号（ＯＵＴ）を生成する。リセット手段（４）は、波形整形回路の動作時にトランジスタ（Ｑ６）をオフにする。
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【課題】 低電圧電源から供給される電源電圧ＶＤＤが推奨動作電源電圧より低下しても、ＣＭＯＳ出力部等のプッシュプル出力部での貫通電流の発生を防ぐ駆動回路を提供する。
【解決手段】 ソースが高電圧電源に接続されドレインがＩＮ４に接続されゲートがＩＮ５に接続されたＰ型ＭＯＳトランジスタ２、ソースが高電圧電源に接続されドレインがＩＮ５に接続されゲートがＩＮ４に接続されたＰ型ＭＯＳトランジスタ３、ソースが接地されドレインがＩＮ４に接続されゲートが低電圧信号を受けるＮ型ＭＯＳトランジスタ５、及び、ソースが接地されドレインがＩＮ５に接続されたＮ型ＭＯＳトランジスタ６を有するレベルシフト部１３と、Ｐ型ＭＯＳトランジスタ１及びＮ型ＭＯＳトランジスタ４を有するＣＭＯＳ出力部１４とを備え、Ｐ型ＭＯＳトランジスタ２の駆動電流は、Ｎ型ＭＯＳトランジスタ５の駆動電流より大きい。 （もっと読む）

【課題】 ＬＳＩのパワーオルエリアの電源投入・遮断時に貫通電流や誤動作を発生させることなく、確実に電源遮断状態に移行させる。
【解決手段】 パワーオフエリアにマスクレジスタ１９を設け、電源遮断の前にこのマスクレジスタ１９に“Ｌ”のマスク信号をセットする。バックアップエリア側では、パワーオフエリアから与えられるマスク信号を保持すると共に、このマスク信号が無電圧状態となったときには“Ｌ”を保持するラッチ回路３３Ａを設け、このラッチ回路３３Ａで保持したマスク信号を用いて、パワーオフエリア側との間の入出力信号をマスクする。 （もっと読む）

【課題】 特にＤ‐フリップフロップにおいて、従来、矛盾するとされていた低消費電力化と高速動作性の両立を実現すること。
【解決手段】 入力データ信号Ｄとクロック信号ＣＫと制御信号として第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２を入力し、出力データ信号ＮＱを出力するラッチ回路Ａ１と、出力データ信号ＮＱを保持するデータ保持回路Ａ２と、入力データ信号Ｄと出力データ信号ＮＱを入力し、入力データ信号Ｄと出力データ信号ＮＱの論理の組み合わせにより第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２を生成する帰還回路Ａ３とを備え、前記第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２によりラッチ回路Ａ１の内部動作をオン／オフ制御することを特徴とする半導体集積回路。 （もっと読む）

【課題】電源端子と基準電位点間に並列接続される複数の出力バッファに適用した場合、同時スイッチング時における貫通電流の大きさを減少でき、電源の電流容量が少なくて済み、また外部負荷によらず貫通電流を抑制可能とする。
【解決手段】電源端子と基準電位点間に並列接続された複数の出力バッファと、これらの出力バッファのうち第１の出力バッファを除く他の出力バッファの入力側に設けられる複数の判定回路で構成され、第ｎ(ｎはｎ≧２の整数)の出力バッファの入力側の判定回路は、第１〜第ｎ−１の出力バッファがスイッチング中であるか否かを判定し、前記第１〜第ｎ−１の出力バッファのいずれかがスイッチング中であると判定した場合には、前記第ｎの出力バッファのスイッチングが前記第１〜第ｎ−１の出力バッファのいずれかのスイッチングと同時に行われないように制御する判定手段とを備える。 （もっと読む）

第１の電源を制御する場合の貫通電流と遅延の増加を低減したレベル変換回路を提供することにある。
第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するというレベル変換回路において、レベル変換コア回路のＧＮＤ電源端子とＧＮＤ電源の間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップ／プルダウン回路を設けるという構成にしたことを特徴とする。
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【課題】 Ｉ／Ｏ端子の信号状態を任意に設定することにより、Ｉ／Ｏバッファの貫通電流を防止するとともに、該Ｉ／Ｏバッファにおけるリークテストを可能にする。
【解決手段】 Ｉ／Ｏバッファ部１２ａには、状態設定回路１６が設けられている。この状態設定回路１６は、設定レジスタに格納された制御信号Ｉ１〜Ｉ３の組み合わせに応じてＩ／Ｏ端子Ｐの信号状態を任意に設定する。これにより、本来、信号保持状態に設定されるＩ／Ｏ端子Ｐであっても、一時的に、状態設定回路１６によってＩ／Ｏバッファ部１２ａをＨｉ−Ｚ状態にすることにより、Ｉ／Ｏバッファ部１２ａの良否をテストするリークテストを行うことが可能となり、半導体集積回路装置の信頼性を向上させることができる。 （もっと読む）

【課題】ＣＭＯＳインバータの貫通電流は、このインバータを用いた装置の電力消費量を増大させ、特に携帯機器においては電池の寿命を短くする。
【解決手段】従来のＣＭＯＳインバータと同じ回路のＰ-ＭＯＳＴＱ１のソースＳ回路に、別のＰ-ＭＯＳＴＱ３を直列に追加接続し、そのゲートと回路の入力端間を遅延回路Ｚ１で接続し、また、前記ＣＭＯＳインバータのＮ-ＭＯＳＴＱ２のソース回路に、別のＮ-ＭＯＳＴＱ４を直列に追加接続してそのゲートと回路の入力端間を遅延回路Ｚ２で接続した回路構成にする。 （もっと読む）