波形整形回路

第1の制御電位設定手段(1)は入力信号(IN)が論理閾値の近傍に達したときに第2の制御電位(N3)との大小関係が逆転する第1の制御電位(N2)を生成する。第2の制御電位設定手段(2)は、入力信号(IN)の変化に応じて入力信号(IN)と同方向に変化する第2の制御電位(N3)を生成する。出力手段(3)は、トランジスタ(Q5,Q6)からなり、第1の制御電位(N2)と第2の制御電位(N3)とリセット信号(RSET)とに基づいて所定の電位の出力信号(OUT)を生成する。リセット手段(4)は、波形整形回路の動作時にトランジスタ(Q6)をオフにする。

【発明の詳細な説明】
【技術分野】
本発明は、スロープを持ったデジタル入力信号やアナログ入力信号の波形を整形してデジタル信号を出力する波形整形回路に関する。
【背景技術】
従来の波形整形回路の実現例として、シュミットトリガ回路を用いた場合の構成を図17Aに示す。説明を簡単にするため、この波形整形回路は、入力信号INがLow(グランド電位GND)からHigh(電源電位VDD)に変化する場合を考慮した回路構成を示している。従来の波形整形回路は、図17Aのブロック図で示すように、入力信号INに基づいて制御電位を生成する制御電位設定手段11と、この制御電位設定手段11から出力された制御電位に基づき出力信号OUTを出力する出力手段13とからなる。
具体的な回路例を図17Bに示す。図17Bにおいて、Q1およびQ15はPチャネルMOSトランジスタ、Q2,Q3,Q4およびQ16はNチャネルMOSトランジスタ、VDDは電源電位である。制御電位設定手段11はトランジスタQ1,Q2,Q3,Q4により構成され、出力手段13はトランジスタQ15,Q16により構成される。以上の要素により波形整形回路が構成される。この波形整形回路は入力信号INと同じ極性の信号を出力する。ここで、出力手段13と直列にインバータゲートを1個追加すれば、入力信号INの反転信号を出力する波形整形回路となる。
図18Aは、図17Bに示した波形整形回路の動作を示す電圧波形図である。入力信号INがLowからHighに徐々に変化していく場合を考えると、入力信号INが論理閾値Vthよりも大きくなったところで出力信号がHighに変化する。入力信号INが論理閾値Vthを超えると、トランジスタQ4のゲート電位(図17BのN1の電位)が低下し、トランジスタQ4は遮断状態になる。このことにより、波形整形回路の論理閾値Vthはやや低下し、入力信号INが仮に外部ノイズ等の影響で揺らいでも出力電位は安定してHighを出力することができる。
すなわち、図17Bに示した波形整形回路は、入力信号INが緩やかに変化する場合であっても、論理閾値Vthを境として入力信号INをLowまたはHighのデジタル信号に安定して波形整形する機能を持っている。入力信号INがHighからLowに変化する場合は、図17Bに示した構成(第1の構成と呼ぶ)に対してMOSトランジスタの極性を逆にし、電源電位VDDとグランドGNDとを入れ替えた構成(第2の構成と呼ぶ)を用いることにより、同様の効果を得ることができる。一般に、入力信号INはLowからHigh、およびHighからLowへ変化するため、第1の構成と第2の構成とを組み合わせた回路構成が実際には用いられる(例えば、文献「ネイル・H・E・ウエステ(Neil H.E.Weste)、他1名,“プリンシプルズオブシーモスブイエルエスアイデザイン−システムズパースペクティブ−(PRINCIPLES OF CMOS VLSI DESIGN −A Systems Perspective−)”,第2版,アディソンウェズレイパブリッシングカンパニー(Addison−Wesley Publishing Company),1994年,p.367」参照)。
しかしながら、従来の波形整形回路では、図18Bに示すように、入力信号INが論理閾値Vth近傍にあるときに電源電位VDDからグランドGNDに大きな貫通電流Itotalが流れてしまうという問題点があった。貫通電流Itotalの経路としては、入力信号INが論理閾値Vthの近傍にあるときにトランジスタQ1,Q2,Q3,Q4が弱い導通状態になることにより、電源電位VDDからトランジスタQ1,Q2,Q3を経由してグランドGNDに流れる経路と、トランジスタQ4,Q3を経由してグランドGNDに流れる経路とがあり、さらにトランジスタQ4のゲート電位N1が論理閾値Vthの近傍にあるときにトランジスタQ15,Q16が弱い導通状態になることにより、電源電位VDDからトランジスタQ15,Q16を経由してグランドGNDに流れる経路がある。図17Bに示すように、トランジスタQ15,Q16を経由する貫通電流をI1、トランジスタQ3を経由する貫通電流をI2とすると、Itotal=I1+I2である。
この貫通電流Itotalは、入力信号INの変化が緩やかであるほど、長い時間流れることになる。このため、波形整形回路を多数用いるような用途では、貫通電流Itotalが回路全体の消費電流の多くを占めてしまい、特に動作時のピーク電流が非常に大きくなってしまうので、電流容量の大きい電源を用意するか、若しくは波形整形回路の数を制限して消費電流を抑える必要があった。
従来、貫通電流の低減方法としては、特開平9−83345号公報に開示されているように、貫通電流の経路にスイッチトランジスタを直列に接続して、クロック信号等で制御する方法がある。この方法では、入力が中間電位で貫通電流が流れる場合に、直列に接続したスイッチトランジスタを遮断状態に制御し、入力信号が確定し貫通電流が流れない状態まで落ち着いたらスイッチトランジスタを導通状態に制御する。しかし、特開平9−83345号公報の方法では、貫通電流をなくすことはできるが、入力信号が波形整形回路の論理閾値を超えた瞬間を捕らえることはできない。すなわち、特許第3082141号のようにスロープを持ったアナログ入力信号が論理閾値を超える時間を検出しようとする場合には、適用することができない。
貫通電流の他の低減方法としては、ダイナミック動作を用いて貫通電流を減らす方法がある。ダイナミック動作とは、回路各節点を動作前に決められた電位に設定(充電または放電)しておき、動作時には、貫通電流が流れないようにスイッチトランジスタを遮断状態にするものである。入力信号が回路内のトランジスタを導通状態にすると、充電された電荷が放電され(または放電された電荷が充電され)、出力電圧が変化する。これにより、貫通電流を低減しながら、入力信号が波形整形回路の論理閾値を超えた瞬間を捕らえることができる。
しかしながら、ダイナミック動作によって貫通電流を低減する波形整形回路では、回路の論理閾値がトランジスタの閾値電圧(通常0.4〜0.6V)になってしまうという問題点があった。通常、論理閾値は電源電位の半分程度(例えば電源電圧が3.3Vの場合は1.6〜1.7V)に設定されるのが適切であるが、ダイナミック動作を用いる波形整形回路ではこのような設定を行うことはできない。したがって、ダイナミック動作により貫通電流を低減しながら、通常の論理閾値を設定できる手法は従来提案されていなかった。
【発明の開示】
本発明の目的は、上述の問題を解決するべく、ダイナミック動作により動作時の貫通電流を低減しつつ、論理閾値を適切な値に設定することができる波形整形回路を提供することにある。
本発明は、第1の電源電位と第2の電源電位との間で変化する入力信号を論理閾値に基づきレベル弁別して波形整形する波形整形回路において、第1の制御電位を生成する第1の制御電位設定手段と、前記入力信号の変化に応じて前記入力信号と同方向に変化する第2の制御電位を生成する第2の制御電位設定手段と、ゲート端子に前記第1の制御電位が与えられソース端子に前記第2の制御電位が与えられる第1の導電性の第1のトランジスタと、ソース端子に前記第1の電源電位が与えられドレイン端子に前記第1のトランジスタのドレイン端子が接続された第2の導電性の第2のトランジスタとからなり、前記第1および第2のトランジスタのドレイン端子の電位を出力信号として出力する出力手段と、前記第2のトランジスタのゲート端子にこの第2のトランジスタをオフにするリセット信号を与えるリセット手段とを備え、前記第1の制御電位設定手段は、前記入力信号が前記論理閾値の近傍に達したときに前記第2の制御電位との大小関係が逆転する前記第1の制御電位を生成し、前記出力手段は、前記第1の制御電位と前記第2の制御電位と前記リセット信号に基づいて所定の電位の出力信号を生成するものである。
また、本発明の波形整形回路の1構成例において、前記第1の制御電位設定手段は、ソース端子に前記第2の電源電位が与えられ、ドレイン端子が第1の制御電位設定手段の出力として前記第1のトランジスタのゲート端子と接続される第1の導電性の第3のトランジスタと、ゲート端子に前記入力信号が入力され、ドレイン端子が第1の制御電位設定手段の出力として前記第1のトランジスタのゲート端子と接続される第2の導電性の第4のトランジスタと、ゲート端子に前記リセット信号が入力され、ソース端子に前記第1の電源電位が与えられ、ドレイン端子が前記第4のトランジスタのソース端子と接続される第2の導電性の第5のトランジスタと、入力端子に前記リセット信号が入力され、出力端子が前記第3のトランジスタのゲート端子と接続されたインバータゲートと、第1の端子が前記第4のトランジスタのソース端子および前記第5のトランジスタのドレイン端子と接続され、第2の端子に第3の電源電位が与えられる第1の容量素子とからなり、前記リセット手段は、波形整形回路の動作前は前記第3のトランジスタおよび前記第5のトランジスタをオンにする前記リセット信号を出力し、波形整形回路の動作中は前記第3のトランジスタおよび前記第5のトランジスタをオフにする前記リセット信号を出力するものである。
また、本発明の波形整形回路の1構成例において、前記第1の制御電位設定手段は、さらに、第1の端子が前記第3のトランジスタおよび前記第4のトランジスタのドレイン端子と接続され、第2の端子に第4の電源電位が与えられる第2の容量素子を有するものである。
また、本発明の波形整形回路の1構成例において、前記リセット手段は、前記第1のトランジスタがオンする前に前記第2のトランジスタがオフになるように前記リセット信号を出力するものである。
また、本発明の波形整形回路の1構成例において、前記リセット手段は、前記第1のトランジスタがオンする前に前記第2のトランジスタがオフになり、かつ前記第4のトランジスタがオンする前に前記第3のトランジスタおよび第5のトランジスタがオフになるように前記リセット信号を出力するものである。
また、本発明の波形整形回路の1構成例において、前記第2の制御電位設定手段は、前記第2の制御電位を前記入力信号と同電位にするものである。
また、本発明の波形整形回路の1構成例において、前記第2の制御電位設定手段は、波形整形回路の入力端子と前記第1のトランジスタのソース端子とを短絡する信号線からなり、前記第2の制御電位を前記入力信号と同電位にするものである。
また、本発明の波形整形回路の1構成例において、前記第2の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第1のトランジスタのソース端子と接続された第2の導電性の第6のトランジスタからなり、この第6のトランジスタのソース端子の電位を前記第2の制御電位として出力するものである。
また、本発明の波形整形回路の1構成例は、前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記出力信号の電位に応じて補償する第3の制御電位設定手段を備えるものである。
また、本発明の波形整形回路の1構成例において、前記第3の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第2の導電性の第7のトランジスタからなるものである。
また、本発明の波形整形回路の1構成例は、前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記第1の制御電位に応じて補償する第3の制御電位設定手段を備えるものである。
また、本発明の波形整形回路の1構成例において、前記第3の制御電位設定手段は、ゲート端子に前記第1の制御電位が入力され、ソース端子に前記第2の電源電位が与えられ、ドレイン端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第1の導電性の第8のトランジスタからなるものである。
また、本発明の波形整形回路の1構成例は、前記第1の容量素子をMOS容量で構成するものである。
また、本発明の波形整形回路の1構成例は、前記第1の容量素子と前記第2の容量素子とをMOS容量で構成するものである。
また、本発明の波形整形回路の1構成例は、前記第1の導電性をPチャネル型とし、前記第2の導電性をNチャネル型とし、前記第1の電源電位をグランド電位とし、前記第2の電源電位を前記第1の電源電位より高い電位とするものである。
また、本発明の波形整形回路の1構成例は、前記第1の導電性をNチャネル型とし、前記第2の導電性をPチャネル型とし、前記第1の電源電位をグランド電位より高い電位とし、前記第2の電源電位をグランド電位とするものである。
【図面の簡単な説明】
図1は、本発明の第1実施例の波形整形回路の原理を示すブロック図である。
図2は、本発明の第1実施例の波形整形回路の構成を示すブロック図である。
図3A、図3Bは、図2の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図4は、本発明の第2実施例の波形整形回路の構成を示すブロック図である。
図5A、図5Bは、図4の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図6は、本発明の第3実施例の波形整形回路の構成を示すブロック図である。
図7は、本発明の第4実施例の波形整形回路の構成を示すブロック図である。
図8は、本発明の第5実施例の波形整形回路の構成を示すブロック図である。
図9は、本発明の第6実施例の波形整形回路の原理を示すブロック図である。
図10は、図9の波形整形回路の実現例を示すブロック図である。
図11A、図11Bは、図10の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図12は、本発明の第7実施例の波形整形回路の構成を示すブロック図である。
図13は、本発明の第8実施例の波形整形回路の原理を示すブロック図である。
図14は、図13の波形整形回路の実現例を示すブロック図である。
図15A、図15Bは、図14の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図16は、本発明の第9実施例の波形整形回路の構成を示すブロック図である。
図17A、図17Bは、従来の波形整形回路の構成を示すブロック図および回路図である。
図18A、図18Bは、図17の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
【発明を実施するための最良の形態】
[第1実施例]
図1は、本発明の第1実施例の波形整形回路の原理を示すブロック図である。本実施例は、図18Bに示した貫通電流Itotalのうち、出力手段を流れる貫通電流I1を零化するものである。図1の波形整形回路は、第1の制御電位N2を生成する第1の制御電位設定手段1と、入力信号INの変化に応じて入力信号INと同方向に変化する第2の制御電位N3を生成する第2の制御電位設定手段2と、第1の導電性の第1のトランジスタ(不図示)と第2の導電性の第2のトランジスタ(不図示)とからなり、第1の制御電位N2と第2の制御電位N3とリセット信号RSETとに基づいて所定の電位の出力信号OUTを生成する出力手段3と、リセット信号RSETを生成して、波形整形回路の動作時に第2のトランジスタをオフにするリセット手段4とを有する。第1の制御電位設定手段1は、入力信号INが論理閾値の近傍に達したときに第2の制御電位N3との大小関係が逆転する第1の制御電位N2を生成する。
図17A、図17Bに示した従来の波形整形回路との違いは、第2の制御電位設定手段2とリセット手段4とを設け、リセット手段4により出力手段3の第2のトランジスタに流れる貫通電流を遮断することで貫通電流I1を零化することと、第1の制御電位設定手段1と第2の制御電位設定手段2の2つの制御電位N2,N3を用いて出力手段3の第1のトランジスタの導通状態を制御することで波形整形回路の論理閾値を制御することである。
図2は、本発明の第1実施例の波形整形回路の構成を示すブロック図である。出力手段3は、ゲート端子が第1の制御電位設定手段1の出力と接続され、ソース端子が第2の制御電位設定手段2の出力と接続され、ドレイン端子が波形整形回路の出力端子と接続された第1のトランジスタであるPチャネルMOSトランジスタQ5と、ゲート端子がリセット手段4の出力と接続され、ソース端子に第1の電源電位であるグランド電位GNDが与えられ、ドレイン端子が波形整形回路の出力端子と接続された第2のトランジスタであるNチャネルMOSトランジスタQ6とからなる。
第1の制御電位設定手段1は、例えば図17Bに示した制御電位設定手段11と同じ構成でよい。
リセット手段4は、第2の電源電位である電源電位VDDまたは第1の電源電位であるグランド電位GNDのいずれかを選択して出力するスイッチSWからなる。
本実施例では、リセット手段4から出力するリセット信号RSETによりNチャネルMOSトランジスタQ6に流れる貫通電流を遮断し、入力信号INが論理閾値Vthを超えた場合には第1の制御電位設定手段1および第2の制御電位設定手段2によりPチャネルMOSトランジスタQ5を導通状態にして、Highレベルの出力信号OUTを出力することができる。
次に、図2の波形整形回路を動作を説明する。図3Aは、図2の波形整形回路の動作を示す電圧波形図である。まず、波形整形回路の動作前(信号入力が無いとき、あるいは入力信号INがグランド電位GNDに固定されているとき)、リセット手段4は、リセット信号RSETをHighにしておく。これにより、NチャネルMOSトランジスタQ6が導通状態となるので、出力信号OUTはLowに設定される。このとき、第1の制御電位設定手段1は、第1の制御電位N2をHighに設定するので、トランジスタQ5は遮断状態となる。
次に、波形整形回路を動作させるとき、リセット手段4は、リセット信号RSETをLowに設定する。これにより、トランジスタQ6が遮断状態となるので、波形整形回路の動作中にトランジスタQ5が導通状態になった場合でも、電源電位VDDから出力手段3のトランジスタQ5,Q6を経由して貫通電流I1が流れることはない。なお、リセット手段4は、入力信号INがLowからHighに変化するとき、トランジスタQ5がオンする前にトランジスタQ6がオフになるように、リセット信号RSETを設定すればよい。
入力信号INが徐々に大きくなると、第1の制御電位設定手段1から出力される第1の制御電位N2(トランジスタQ5のゲート電位)は徐々に低下する。一方、第2の制御電位設定手段2から出力される第2の制御電位N3(トランジスタQ5のソース電位)は、徐々に上昇する。第1の制御電位N2と第2の制御電位N3の大小関係が逆転して、トランジスタQ5のゲート−ソース間電圧がトランジスタQ5の閾値電圧VT5を超えると、トランジスタQ5は導通状態になり、波形整形回路の出力端子にソース電位(入力信号INの電位)の出力信号OUTを出力する。このときの入力信号INの電位が波形整形回路の論理閾値Vthである。トランジスタQ5が導通状態になった後、出力信号OUTは入力信号INと同じ電位で上昇する。
図3Bは本実施例の波形整形回路の貫通電流波形図である。前述のように、リセット手段4は、波形整形回路が動作するときにトランジスタQ6を遮断状態にするので、電源電位VDDから出力手段3のトランジスタQ6を経由して流れる貫通電流I1を零化することができる。その結果、貫通電流Itotalは、第1の制御電位設定手段1を流れる貫通電流I2のみとなる(Itotal=I2)。
以上のように、本実施例によれば、貫通電流I1をダイナミック動作によりなくすことができる。したがって、波形整形回路を多数用いる用途に本実施例の波形整形回路を適用すれば、波形整形回路の貫通電流を低減し、全体の消費電力を大幅に低減する効果がある。このため、電源装置の電流容量への制約を緩和し、消費電力による波形整形回路の使用数の制限もなくすことができるため効果大である。また、第1の制御電位設定手段1と第2の制御電位設定手段2を用いて出力手段3のトランジスタQ5のゲート端子とソース端子を制御することにより、ダイナミック動作により貫通電流を低減しつつ、トランジスタQ5が導通状態になるときの論理閾値を調節して、波形整形回路の論理閾値Vthを適切な値に設定することができる。
なお、本実施例では説明を簡単にするため、入力信号INがLow(グランド電位GND)からHigh(電源電位VDD)に変化する場合を考慮した回路構成を示している。入力信号INがHighからLowに変化する場合は、図2のPチャネルMOSトランジスタQ5をNチャネルMOSトランジスタに、NチャネルMOSトランジスタQ6をPチャネルMOSトランジスタにして、第1の電源電位を電源電位VDD、第2の電源電位をグランド電位GNDとし、波形整形回路の動作前はリセット信号RSETをLow、動作中はHighにすればよい。
また、本実施例では、第1の制御電位設定手段1と第2の制御電位設定手段2の詳細な構成について明示していないが、第2の制御電位設定手段2は、入力信号INと同方向に変化する第2の制御電位N3を生成するものであれば、その構成は任意でよい。同様に、第1の制御電位設定手段1は、入力信号INが論理閾値Vthの近傍に達したときに第2の制御電位N3との大小関係が逆転する第1の制御電位N2を生成するものであれば、その構成は任意でよい。
[第2実施例]
次に、本発明の第2実施例について説明する。図4は、本発明の第2実施例の波形整形回路の構成を示すブロック図である。本実施例は、第1実施例と同様に出力手段3を流れる貫通電流I1を零化すると共に、第1の制御電位設定手段1aを流れる貫通電流I2を零化するものである。入力信号INと第1の制御電位N2と第2の制御電位N3との関係は、第1実施例で説明したとおりである。
第1の制御電位設定手段1aは、ソース端子に第2の電源電位VDDが与えられ、ドレイン端子が第1の制御電位設定手段1aの出力としてトランジスタQ5のゲート端子と接続される第3のトランジスタであるPチャネルMOSトランジスタQ7と、ゲート端子に入力信号INが入力され、ドレイン端子が第1の制御電位設定手段1aの出力としてトランジスタQ5のゲート端子と接続される第4のトランジスタであるNチャネルMOSトランジスタQ8と、ゲート端子にリセット信号RSETが入力され、ソース端子にグランド電位GNDが与えられ、ドレイン端子がトランジスタQ8のソース端子と接続される第5のトランジスタであるNチャネルMOSトランジスタQ9と、入力端子にリセット信号RSETが入力され、出力端子がトランジスタQ7のゲート端子と接続されたインバータゲートINVと、第1の端子がトランジスタQ8のソース端子およびトランジスタQ9のドレイン端子と接続され、第2の端子に第3の電源電位が与えられる第1の容量素子Cgとからなる。
容量素子Cgは、MOS容量を用いて実現してもよいし、MIM(メタル−インシュレータ−メタル)容量やPIP(ポリ−インシュレータ−ポリ)容量を用いて実現してもよい。第3の電源電位は、容量素子CgにMOS容量を用いる場合、MOS容量のMOSFETがオンする電位であればよく、容量素子CgにMIM容量やPIP容量を用いる場合には、任意でよい。本実施例では第3の電源電位をグランド電位GNDとしている。
次に、図4の波形整形回路を動作を説明する。図5Aは、図4の波形整形回路の動作を示す電圧波形図である。まず、波形整形回路の動作前(信号入力が無いとき、あるいは入力信号INがグランド電位GNDに固定されているとき)、リセット手段4は、リセット信号RSETをHighにしておく。これにより、NチャネルMOSトランジスタQ6が導通状態となるので、出力信号OUTはLowに設定される。また、リセット信号RSETをHighにしたことにより、PチャネルMOSトランジスタQ7とNチャネルMOSトランジスタQ9とがオンするので、容量素子Cgはグランド電位GNDに放電される。この結果、第1の制御電位N2はHighに設定されるので、トランジスタQ5は遮断状態となる。
次に、波形整形回路を動作させるとき、リセット手段4は、リセット信号RSETをLowに設定する。これにより、トランジスタQ6が遮断状態となるので、波形整形回路の動作中にトランジスタQ5が導通状態になった場合でも、電源電位VDDから出力手段3のトランジスタQ5,Q6を経由して貫通電流I1が流れることはない。同様に、リセット信号RSETをLowに設定したことにより、トランジスタQ7,Q9が遮断状態となるので、波形整形回路の動作中にトランジスタQ8が導通状態になった場合でも、電源電位VDDから第1の制御電位設定手段1aのトランジスタQ7,Q8,Q9を経由して貫通電流I2が流れることはない。なお、リセット手段4は、入力信号INがLowからHighに変化するとき、トランジスタQ5がオンする前にトランジスタQ6がオフになり、かつトランジスタQ8がオンする前にトランジスタQ7,Q9がオフになるように、リセット信号RSETを設定すればよい。
入力信号INが徐々に大きくなってトランジスタQ8の閾値電圧VT8を超えると、トランジスタQ8が導通状態になるので、トランジスタQ8のドレイン端子と容量素子Cgとが接続される。このとき、トランジスタQ7,Q9は既に遮断状態になっている。したがって、容量Cgの接続により、トランジスタQ5のゲート端子の寄生容量に充電された電荷が容量素子Cgに移動し始め、第1の制御電位設定手段1aから出力される第1の制御電位N2(トランジスタQ5のゲート電位)は徐々に低下する。一方、第2の制御電位設定手段2から出力される第2の制御電位N3(トランジスタQ5のソース電位)は、徐々に上昇する。
第1実施例と同様に、第1の制御電位N2と第2の制御電位N3の大小関係が逆転して、トランジスタQ5のゲート−ソース間電圧がトランジスタQ5の閾値電圧VT5を超えると、トランジスタQ5は導通状態になり、波形整形回路の出力端子にソース電位(入力信号INの電位)の出力信号OUTを出力する。
図5Bは、本実施例の波形整形回路の貫通電流波形図である。本実施例では、第1実施例と同様に電源電位VDDから出力手段3のトランジスタQ6を経由して流れる貫通電流I1を零化することができる。
また、本実施例では、第1の制御電位設定手段1aを容量素子Cgと、容量素子Cgの初期化用のトランジスタQ7,Q9と、容量素子Cgの短絡用のトランジスタQ9とから構成し、波形整形回路の動作前はリセット手段4によってトランジスタQ7,Q9を導通状態にして容量素子Cgを初期化し、波形整形回路の動作中は入力信号INの変化に応じてトランジスタQ8を導通状態にさせて第1の制御電位設定手段1aの出力と容量素子Cgとを接続することにより、第1の制御電位N2を生成するようにしたので、第1の制御電位設定手段1aを経由する貫通電流I1を生じさせることなく、第1の制御電位設定手段1aを実現することができる。その結果、貫通電流Itotalは、図5Bのように零となる。
以上のように、本実施例では、貫通電流Itotalを生じさせることなく、スロープを持ったデジタル入力信号やアナログ入力信号をレベル弁別して波形整形することができる。また、本実施例では、容量素子Cgにより第1の制御電位N2を制御することができるので、容量素子Cgの静電容量の値によって波形整形回路の論理閾値Vthを適切な値に設定することができる。
[第3実施例]
次に、本発明の第3実施例について説明する。図6は、本発明の第3実施例の波形整形回路の構成を示すブロック図であり、図4と同一の構成には同一の符号を付してある。
本実施例の第1の制御電位設定手段1bは、第2実施例の第1の制御電位設定手段1aに対して、第1の端子がトランジスタQ7,Q8のドレイン端子と接続され、第2の端子に第4の電源電位が与えられる第2の容量素子Cvを追加したものである。
容量素子Cvは、容量素子Cgと同様に、MOS容量を用いて実現してもよいし、MIM容量やPIP容量を用いて実現してもよい。第4の電源電位は、容量素子CvにMOS容量を用いる場合、MOS容量のMOSFETがオンする電位であればよく、容量素子CvにMIM容量やPIP容量を用いる場合には、任意でよい。第4の電源電位は、第3の電源電位と同電位でもよいし、異なる電位でもよく、本実施例ではグランド電位GNDとしている。
本実施例の波形整形回路の動作は第2実施例とほぼ同じである。異なるのは、リセット信号RSETがHighのときに、容量素子Cvが電源電位VDDに充電される点と、トランジスタQ8が導通状態になったときに、容量素子CvとCgとが接続され、容量素子Cvに充電された電荷が容量素子Cgに移動し始め、これにより第1の制御電位N2が徐々に低下する点である。
こうして、本実施例においても、第2実施例と同様の効果を得ることができる。また、本実施例では、容量素子CgとCvにより第1の制御電位N2を制御することができる。第2実施例では、容量素子Cgの静電容量の値によって第1の制御電位N2が決まるため、容量素子Cgの値がプロセスによってばらつくと、このばらつきの影響により、波形整形回路の論理閾値Vthにもばらつきが生じる。これに対して、本実施例では、容量素子CgとCvの静電容量の比によって第1の制御電位N2が決まるため、プロセスのばらつきに影響されることなく、安定した論理閾値Vthの制御が可能になる。本実施例がプロセスのばらつきの影響を受けない理由は、容量素子CgとCvの個々の静電容量がプロセスによってばらついたとしても、容量素子CgとCvの静電容量の比は変化しないからである。
なお、第2実施例、第3実施例では説明を簡単にするため、入力信号INがLowからHighに変化する場合を考慮した回路構成を示している。入力信号INがHighからLowに変化する場合は、図4、図6のPチャネルMOSトランジスタQ5,Q7をNチャネルMOSトランジスタに、NチャネルMOSトランジスタQ6,Q8,Q9をPチャネルMOSトランジスタにして、第1の電源電位を電源電位VDD、第2の電源電位をグランド電位GNDとし、波形整形回路の動作前はリセット信号RSETをLow、動作中はHighにすればよい。
[第4実施例]
次に、本発明の第4実施例について説明する。図7は、本発明の第4実施例の波形整形回路の構成を示すブロック図であり、図2と同一の構成には同一の符号を付してある。本実施例は、第2の制御電位設定手段2の1例を示すものである。第2の制御電位設定手段2は、波形整形回路の入力端子とトランジスタQ5のソース端子とを短絡する信号線Wからなる。これにより、入力信号INと第2の制御電位N3とは同電位となる。
本実施例によれば、素子数を増やすことなく、かつ第2の制御電位設定手段2を経由する貫通電流を生じさせることなく、第2の制御電位設定手段2を実現することができる。
[第5実施例]
次に、本発明の第5実施例について説明する。図8は、本発明の第5実施例の波形整形回路の構成を示すブロック図であり、図2と同一の構成には同一の符号を付してある。本実施例は、第2の制御電位設定手段2の他の例を示すものである。
第2の制御電位設定手段2は、ゲート端子に入力信号INが与えられ、ドレイン端子に電源電位VDDが与えられ、ソース端子がトランジスタQ5のソース端子と接続された第6のトランジスタであるNチャネルMOSトランジスタQ10からなる。トランジスタQ10のソース端子から出力される第2の制御電位N3は、第1実施例と同様に、入力信号INの変化に応じて入力信号INと同方向に変化するが、その大きさは入力信号INの電位よりトランジスタQ10の閾値電圧分だけ低くなる。他の動作は第1実施例と同じであり、第1実施例と同様に貫通電流を零化することができる。
第4実施例では、波形整形回路の出力インピーダンスが波形整形回路の入力の影響を受けるが、本実施例では、トランジスタQ10のソースフォロア動作により、出力インピーダンスを低減することができる。
なお、第4実施例、第5実施例では、図7あるいは図8に示した第2の制御電位設定手段2を第1実施例に適用した例を示しているが、第2実施例、第3実施例に適用するようにしてもよい。第2実施例、第3実施例に適用すれば、第1の制御電位設定手段1aを流れる貫通電流I2も零化できるので、より低消費電力化できることは言うまでもない。
また、第4実施例、第5実施例では説明を簡単にするため、入力信号INがLowからHighに変化する場合を考慮した回路構成を示している。入力信号INがHighからLowに変化する場合は、図7、図8のPチャネルMOSトランジスタQ5をNチャネルMOSトランジスタに、NチャネルMOSトランジスタQ6,Q10をPチャネルMOSトランジスタにして、第1の電源電位を電源電位VDD、第2の電源電位をグランド電位GNDとし、波形整形回路の動作前はリセット信号RSETをLow、動作中はHighにすればよい。
[第6実施例]
次に、本発明の第6実施例について説明する。図9は、本発明の第6実施例の波形整形回路の原理を示すブロック図であり、図2と同一の構成には同一の符号を付してある。第1の制御電位設定手段1、第2の制御電位設定手段2、出力手段3およびリセット手段4は、第1実施例と同じである。本実施例が第1実施例と異なる点は、第2の制御電位設定手段2の第2の制御電位N3を出力信号OUTの電位に応じて補償する第3の制御電位設定手段5を有することである。
第3の制御電位設定手段5を用いることにより、出力信号OUTの電位を第3の制御電位設定手段5を介して第2の制御電位設定手段2にフィードバックすることができ、入力信号INが論理閾値Vthを超えたときの出力信号OUTの変化を急峻にすることができる。
図10に本実施例の実現例を示す。第3の制御電位設定手段5は、ゲート端子が波形整形回路の出力端子と接続され、ドレイン端子に電源電位VDDが与えられ、ソース端子が第2の制御電位設定手段2の入力端子または出力端子と接続された第7のトランジスタであるNチャネルMOSトランジスタQ11からなる。
次に、図10の波形整形回路を動作を説明する。図11Aは波形整形回路の動作を示す電圧波形図である。入力信号INが論理閾値Vthを超えるまでの動作は第1実施例と同じである。第1実施例で説明したとおり、入力信号INが論理閾値Vthを超えると、トランジスタQ5が導通状態となって、出力信号OUTがLowからHighに変化するので、トランジスタQ11が導通状態となる。
これにより、入力信号INが電源電位VDDに向かって急峻に上昇するので、これと同電位の第2の制御電位N3も急峻に上昇して、その結果、図11Aに示すように出力信号OUTが急峻に上昇する。電源電位VDDよりもトランジスタQ11の閾値電圧VT11の分だけ低いレベルまで入力信号INが上昇すると、トランジスタQ11が遮断状態になるので、入力信号INの電位は入力信号自身の本来の変化に応じて緩やかに上昇する。
図11Bは本実施例の波形整形回路の貫通電流波形図である。本実施例においても、第1実施例と同様に、電源電位VDDから出力手段3のトランジスタQ6を経由して流れる貫通電流I1を零化することができる。
以上のように、本実施例によれば、第3の制御電位設定手段5を設けることにより、入力信号INが論理閾値Vthを超えたときの出力信号OUTのレベルを補償することができる。
[第7実施例]
次に、本発明の第7実施例について説明する。図12は、本発明の第7実施例の波形整形回路の構成を示すブロック図であり、図10と同一の構成には同一の符号を付してある。第6実施例では、第2の制御電位設定手段2の構成として図7に示した第4実施例の構成を用いたが、本実施例は、第2の制御電位設定手段2の構成として図8に示した第5実施例の構成を用いたものである。
こうして、本実施例においても、第6実施例と同様の効果を得ることができる。なお、第6実施例で説明したとおり、トランジスタQ11のソース端子は第2の制御電位設定手段2の入力端子(トランジスタQ10のゲート端子)または出力端子(トランジスタQ5,Q10のソース端子)と接続されるものなので、トランジスタQ11のソース端子をトランジスタQ5,Q10のソース端子と接続するようにしてもよい。
[第8実施例]
次に、本発明の第8実施例について説明する。図13は、本発明の第8実施例の波形整形回路の原理を示すブロック図であり、図2と同一の構成には同一の符号を付してある。第1の制御電位設定手段1、第2の制御電位設定手段2、出力手段3およびリセット手段4は、第1実施例と同じである。本実施例が第1実施例と異なる点は、第2の制御電位設定手段2の第2の制御電位N3を第1の制御電位N2に応じて補償する第3の制御電位設定手段5aを有することである。
第3の制御電位設定手段5aを用いることにより、第1の制御電位N2を第3の制御電位設定手段5aを介して第2の制御電位設定手段2にフィードバックすることができ、第6実施例と同様に、入力信号INが論理閾値Vthを超えたときの出力信号OUTの変化を急峻にすることができる。
図14に本実施例の実現例を示す。第3の制御電位設定手段5aは、ゲート端子に第1の制御電位N2が入力され、ソース端子に電源電位VDDが与えられ、ドレイン端子が第2の制御電位設定手段2の入力端子または出力端子と接続された第8のトランジスタであるPチャネルMOSトランジスタQ12からなる。
次に、図14の波形整形回路を動作を説明する。図15Aは波形整形回路の動作を示す電圧波形図である。入力信号INが論理閾値Vthを超えるまでの動作は第1実施例と同じである。第1実施例で説明したとおり、入力信号INの上昇に応じて第1の制御電位N2は徐々に低下し、入力信号INが論理閾値Vthを超え、第1の制御電位N2と第2の制御電位N3の大小関係が逆転すると、トランジスタQ12が導通状態となる。
これにより、入力信号INが電源電位VDDに向かって急峻に上昇するので、これと同電位の第2の制御電位N3も急峻に上昇して、その結果、図15Aに示すように出力信号OUTが急峻に上昇する。なお、第6実施例、第7実施例では、入力信号INが論理閾値Vthを超えてトランジスタQ11がいったん導通状態になった後、再び遮断状態に戻るため、電源電位VDDに向かう途中で出力信号OUTの変化が緩やかものとなるが、本実施例では、入力信号INが論理閾値Vthを超えている場合、トランジスタQ12が遮断状態に戻ることはないので、第6実施例、第7実施例に比べて出力信号OUTの変化をより急峻にすることができる。
図15Bは本実施例の波形整形回路の貫通電流波形図である。本実施例においても、第1実施例と同様に、電源電位VDDから出力手段3のトランジスタQ6を経由して流れる貫通電流I1を零化することができる。
以上のように、本実施例によれば、第3の制御電位設定手段5aを設けることにより、入力信号INが論理閾値Vthを超えたときの出力信号OUTのレベルを補償することができる。
[第9実施例]
次に、本発明の第9実施例について説明する。図16は、本発明の第9実施例の波形整形回路の構成を示すブロック図であり、図14と同一の構成には同一の符号を付してある。第8実施例では、第2の制御電位設定手段2の構成として図7に示した第4実施例の構成を用いたが、本実施例は、第2の制御電位設定手段2の構成として図8に示した第5実施例の構成を用いたものである。こうして、本実施例においても、第8実施例と同様の効果を得ることができる。
なお、第8実施例で説明したとおり、トランジスタQ12のドレイン端子は第2の制御電位設定手段2の入力端子または出力端子と接続されるものなので、トランジスタQ12のドレイン端子をトランジスタQ5,Q10のソース端子と接続するようにしてもよい。
また、第6実施例〜第9実施例では、図10、図12に示した第3の制御電位設定手段5あるいは図14、図16に示した第3の制御電位設定手段5aを第1実施例に適用した例を示しているが、第2実施例、第3実施例に適用するようにしてもよい。
また、第6実施例〜第9実施例では説明を簡単にするため、入力信号INがLowからHighに変化する場合を考慮した回路構成を示している。入力信号INがHighからLowに変化する場合は、図10、図12、図14、図16のPチャネルMOSトランジスタQ5,Q12をNチャネルMOSトランジスタに、NチャネルMOSトランジスタQ6,Q10,Q11をPチャネルMOSトランジスタにして、第1の電源電位を電源電位VDD、第2の電源電位をグランド電位GNDとし、波形整形回路の動作前はリセット信号RSETをLow、動作中はHighにすればよい。
また、第1実施例〜第9実施例では、入力信号INと同じ極性の出力信号OUTを出力する場合について説明しているが、出力手段3の後ろにインバータゲートを1個追加すれば、入力信号INの反転信号を出力する波形整形回路となることは言うまでもない。
また、第1実施例〜第9実施例において、リセット手段4は、図示しない制御手段によって制御される。この制御手段は、図示しないゲート回路等から波形整形回路に入力信号INが入力されるタイミングに応じてリセット手段4を制御し、前述の条件でリセット信号RSETを出力させる。また、制御手段は、入力信号INのレベルを観測して(あるいは入力信号INに加えて第1の制御電位N2と第2の制御電位N3のレベルを観測して)、リセット手段4を制御し、前述の条件でリセット信号RSETを出力させるようにしてもよい。
以上のように、本発明の波形整形回路は、消費電力の低減が必要な装置にとって有用であり、例えば電池駆動の携帯端末装置への搭載に適している。
【図1】

【図2】


【図4】


【図6】

【図7】

【図8】

【図9】

【図10】


【図12】

【図13】

【図14】


【図16】




【特許請求の範囲】
【請求項1】
第1の電源電位と第2の電源電位との間で変化する入力信号を論理閾値に基づきレベル弁別して波形整形する波形整形回路において、
第1の制御電位を生成する第1の制御電位設定手段と、
前記入力信号の変化に応じて前記入力信号と同方向に変化する第2の制御電位を生成する第2の制御電位設定手段と、
ゲート端子に前記第1の制御電位が与えられソース端子に前記第2の制御電位が与えられる第1の導電性の第1のトランジスタと、ソース端子に前記第1の電源電位が与えられドレイン端子に前記第1のトランジスタのドレイン端子が接続された第2の導電性の第2のトランジスタとからなり、前記第1および第2のトランジスタのドレイン端子の電位を出力信号として出力する出力手段と、
前記第2のトランジスタのゲート端子にこの第2のトランジスタをオフにするリセット信号を与えるリセット手段とを備え、
前記第1の制御電位設定手段は、前記入力信号が前記論理閾値の近傍に達したときに前記第2の制御電位との大小関係が逆転する前記第1の制御電位を生成し、
前記出力手段は、前記第1の制御電位と前記第2の制御電位と前記リセット信号に基づいて所定の電位の出力信号を生成することを特徴とする波形整形回路。
【請求項2】
請求の範囲第1項記載の波形整形回路において、
前記第1の制御電位設定手段は、
ソース端子に前記第2の電源電位が与えられ、ドレイン端子が第1の制御電位設定手段の出力として前記第1のトランジスタのゲート端子と接続される第1の導電性の第3のトランジスタと、
ゲート端子に前記入力信号が入力され、ドレイン端子が第1の制御電位設定手段の出力として前記第1のトランジスタのゲート端子と接続される第2の導電性の第4のトランジスタと、
ゲート端子に前記リセット信号が入力され、ソース端子に前記第1の電源電位が与えられ、ドレイン端子が前記第4のトランジスタのソース端子と接続される第2の導電性の第5のトランジスタと、
入力端子に前記リセット信号が入力され、出力端子が前記第3のトランジスタのゲート端子と接続されたインバータゲートと、
第1の端子が前記第4のトランジスタのソース端子および前記第5のトランジスタのドレイン端子と接続され、第2の端子に第3の電源電位が与えられる第1の容量素子とからなり、
前記リセット手段は、波形整形回路の動作前は前記第3のトランジスタおよび前記第5のトランジスタをオンにする前記リセット信号を出力し、波形整形回路の動作中は前記第3のトランジスタおよび前記第5のトランジスタをオフにする前記リセット信号を出力することを特徴とする波形整形回路。
【請求項3】
請求の範囲第2項記載の波形整形回路において、
前記第1の制御電位設定手段は、さらに、第1の端子が前記第3のトランジスタおよび前記第4のトランジスタのドレイン端子と接続され、第2の端子に前記第4の電源電位が与えられる第2の容量素子を有することを特徴とする波形整形回路。
【請求項4】
請求の範囲第1項記載の波形整形回路において、
前記リセット手段は、前記第1のトランジスタがオンする前に前記第2のトランジスタがオフになるように前記リセット信号を出力することを特徴とする波形整形回路。
【請求項5】
請求の範囲第2項記載の波形整形回路において、
前記リセット手段は、前記第1のトランジスタがオンする前に前記第2のトランジスタがオフになり、かつ前記第4のトランジスタがオンする前に前記第3のトランジスタおよび第5のトランジスタがオフになるように前記リセット信号を出力することを特徴とする波形整形回路。
【請求項6】
請求の範囲第3項記載の波形整形回路において、
前記リセット手段は、前記第1のトランジスタがオンする前に前記第2のトランジスタがオフになり、かつ前記第4のトランジスタがオンする前に前記第3のトランジスタおよび第5のトランジスタがオフになるように前記リセット信号を出力することを特徴とする波形整形回路。
【請求項7】
請求の範囲第1項記載の波形整形回路において、
前記第2の制御電位設定手段は、前記第2の制御電位を前記入力信号と同電位にすることを特徴とする波形整形回路。
【請求項8】
請求の範囲第2項記載の波形整形回路において、
前記第2の制御電位設定手段は、波形整形回路の入力端子と前記第1のトランジスタのソース端子とを短絡する信号線からなり、前記第2の制御電位を前記入力信号と同電位にすることを特徴とする波形整形回路。
【請求項9】
請求の範囲第3項記載の波形整形回路において、
前記第2の制御電位設定手段は、波形整形回路の入力端子と前記第1のトランジスタのソース端子とを短絡する信号線からなり、前記第2の制御電位を前記入力信号と同電位にすることを特徴とする波形整形回路。
【請求項10】
請求の範囲第1項記載の波形整形回路において、
前記第2の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第1のトランジスタのソース端子と接続された第2の導電性の第6のトランジスタからなり、この第6のトランジスタのソース端子の電位を前記第2の制御電位として出力することを特徴とする波形整形回路。
【請求項11】
請求の範囲第2項記載の波形整形回路において、
前記第2の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第1のトランジスタのソース端子と接続された第2の導電性の第6のトランジスタからなり、この第6のトランジスタのソース端子の電位を前記第2の制御電位として出力することを特徴とする波形整形回路。
【請求項12】
請求の範囲第3項記載の波形整形回路において、
前記第2の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第1のトランジスタのソース端子と接続された第2の導電性の第6のトランジスタからなり、この第6のトランジスタのソース端子の電位を前記第2の制御電位として出力することを特徴とする波形整形回路。
【請求項13】
請求の範囲第1項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記出力信号の電位に応じて補償する第3の制御電位設定手段を備えることを特徴とする波形整形回路。
【請求項14】
請求の範囲第13項記載の波形整形回路において、
前記第3の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第2の導電性の第7のトランジスタからなることを特徴とする波形整形回路。
【請求項15】
請求の範囲第2項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記出力信号の電位に応じて補償する第3の制御電位設定手段を備えることを特徴とする波形整形回路。
【請求項16】
請求の範囲第15項記載の波形整形回路において、
前記第3の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第2の導電性の第7のトランジスタからなることを特徴とする波形整形回路。
【請求項17】
請求の範囲第3項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記出力信号の電位に応じて補償する第3の制御電位設定手段を備えることを特徴とする波形整形回路。
【請求項18】
請求の範囲第17項記載の波形整形回路において、
前記第3の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第2の電源電位が与えられ、ソース端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第2の導電性の第7のトランジスタからなることを特徴とする波形整形回路。
【請求項19】
請求の範囲第1項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記第1の制御電位に応じて補償する第3の制御電位設定手段を備えることを特徴とする波形整形回路。
【請求項20】
請求の範囲第19項記載の波形整形回路において、
前記第3の制御電位設定手段は、ゲート端子に前記第1の制御電位が入力され、ソース端子に前記第2の電源電位が与えられ、ドレイン端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第1の導電性の第8のトランジスタからなることを特徴とする波形整形回路。
【請求項21】
請求の範囲第2項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記第1の制御電位に応じて補償する第3の制御電位設定手段を備えることを特徴とする波形整形回路。
【請求項22】
請求の範囲第21項記載の波形整形回路において、
前記第3の制御電位設定手段は、ゲート端子に前記第1の制御電位が入力され、ソース端子に前記第2の電源電位が与えられ、ドレイン端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第1の導電性の第8のトランジスタからなることを特徴とする波形整形回路。
【請求項23】
請求の範囲第3項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第2の制御電位を、前記第1の制御電位に応じて補償する第3の制御電位設定手段を備えることを特徴とする波形整形回路。
【請求項24】
請求の範囲第23項記載の波形整形回路において、
前記第3の制御電位設定手段は、ゲート端子に前記第1の制御電位が入力され、ソース端子に前記第2の電源電位が与えられ、ドレイン端子が前記第2の制御電位設定手段の入力端子または出力端子と接続された第1の導電性の第8のトランジスタからなることを特徴とする波形整形回路。
【請求項25】
請求の範囲第2項記載の波形整形回路において、
前記第1の容量素子をMOS容量で構成することを特徴とする波形整形回路。
【請求項26】
請求の範囲第3項記載の波形整形回路において、
前記第1の容量素子と前記第2の容量素子とをMOS容量で構成することを特徴とする波形整形回路。
【請求項27】
請求の範囲第1項記載の波形整形回路において、
前記第1の導電性をPチャネル型とし、前記第2の導電性をNチャネル型とし、前記第1の電源電位をグランド電位とし、前記第2の電源電位を前記第1の電源電位より高い電位とすることを特徴とする波形整形回路。
【請求項28】
請求の範囲第2項記載の波形整形回路において、
前記第1の導電性をPチャネル型とし、前記第2の導電性をNチャネル型とし、前記第1の電源電位をグランド電位とし、前記第2の電源電位を前記第1の電源電位より高い電位とすることを特徴とする波形整形回路。
【請求項29】
請求の範囲第3項記載の波形整形回路において、
前記第1の導電性をPチャネル型とし、前記第2の導電性をNチャネル型とし、前記第1の電源電位をグランド電位とし、前記第2の電源電位を前記第1の電源電位より高い電位とすることを特徴とする波形整形回路。
【請求項30】
請求の範囲第1項記載の波形整形回路において、
前記第1の導電性をNチャネル型とし、前記第2の導電性をPチャネル型とし、前記第1の電源電位をグランド電位より高い電位とし、前記第2の電源電位をグランド電位とすることを特徴とする波形整形回路。
【請求項31】
請求の範囲第2項記載の波形整形回路において、
前記第1の導電性をNチャネル型とし、前記第2の導電性をPチャネル型とし、前記第1の電源電位をグランド電位より高い電位とし、前記第2の電源電位をグランド電位とすることを特徴とする波形整形回路。
【請求項32】
請求の範囲第3項記載の波形整形回路において、
前記第1の導電性をNチャネル型とし、前記第2の導電性をPチャネル型とし、前記第1の電源電位をグランド電位より高い電位とし、前記第2の電源電位をグランド電位とすることを特徴とする波形整形回路。

【国際公開番号】WO2004/066500
【国際公開日】平成16年8月5日(2004.8.5)
【発行日】平成18年5月18日(2006.5.18)
【国際特許分類】
【出願番号】特願2005−507684(P2005−507684)
【国際出願番号】PCT/JP2004/000506
【国際出願日】平成16年1月21日(2004.1.21)
【出願人】(000004226)日本電信電話株式会社 (13,782)
【Fターム(参考)】