【課題】消費電力の増加を抑制しつつ高速に負荷を駆動することができるバッファ回路を提供する。
【解決手段】ノードＮ１を介してｎｐｎトランジスタＱ１に入力される電流が電流検出回路１において検出される。バイアス制御回路２では、この検出電流の増加に応じてｎｐｎトランジスタＱ２の電流が減少し、検出電流の減少に応じてｎｐｎトランジスタＱ２の電流が増加するように、ｎｐｎトランジスタＱ２のベース電圧が制御される。これにより、負荷に過渡的に流すことが可能な電流を大きくすることができるため、負荷キャパシタＣＬの容量が大きい場合や、周波数が高い場合でも、入力電圧の変化に出力電圧を高速に追従させることが可能になり、出力電圧波形の歪みを抑えることができる。 （もっと読む）

【課題】ショートチャネル効果により、ＭＯＳトランジスタの出力抵抗（＝ｒ_ds）が小さくなっても、出力抵抗の大きな電流源回路を提供する。
【解決手段】電流源ブロック１１に負性抵抗発生ブロック１２を並列に接続する。負性抵抗発生ブロック１２は、出力電圧Ｖｏｕｔ１の微小変化に対して負性抵抗−Ｒｎｅを発生するように動作する。そのため電流源回路１４の出力抵抗は、並列接続された負性抵抗−Ｒｎｅと電流源ブロック１１の抵抗Ｒｃｕとの合成抵抗（Ｒｃｕ／／−Ｒｎｅ）で与えられる。抵抗Ｒｃｕと負性抵抗−Ｒｎｅの大きさを略等しくすることにより、電流源回路１４の出力抵抗を大きくすることができる。また、電流源回路１４を用いると、差動出力端子から見た出力抵抗を大きくできるので、利得の大きな差動増幅器を構成することができる。 （もっと読む）

【課題】 音割れや音の消失が生ずるのをより小さくすることを目的とする。
【解決手段】 フォールデッドカスコード型の差動増幅段を有する演算増幅回路において、Ｎ形ＭＯＳトランジスタ３１Ｎ，３２Ｎの差動入力トランジスタのドレインと電源ライン３４との間に設けられた第１のＰ形ＭＯＳトランジスタ３５Ｐ，３６Ｐの負荷回路に並列に第２のＰ形ＭＯＳトランジスタ５１Ｐ，５２Ｐの負荷回路を設けると共にＰ形ＭＯＳトランジスタ３１Ｐ，３２Ｐの差動入力トランジスタのドレインと接地ラインとの間に設けられた第１のＮ形ＭＯＳトランジスタ３５Ｎ，３６Ｎの負荷回路に並列に第２のＮ形ＭＯＳトランジスタ５１Ｎ，５２Ｎの負荷回路を設けたものである。 （もっと読む）

【課題】 白色雑音を発生させることなく、３次相互変調歪みを抑圧し、かつ低消費電力の増幅回路を提供する。
【解決手段】 第１の並列帰還増幅器及び第２の並列帰還増幅器を縦列に接続し、多段増幅装置を構成する。第１の帰還部及び第２の帰還部は、異なるサセプタンス成分を持つ。第１の並列帰還部は、サセプタンス成分によって、第１の増幅部で増幅された所望信号成分の位相と第１の増幅部で発生した第１のＩＭ３成分の位相とを変化させる。第２の並列帰還部は、サセプタンス成分によって、第２の増幅部で増幅された所望信号成分の位相と、第１のＩＭ３成分の位相と、第２の増幅部で発生した第２のＩＭ３成分の位相を変化させる。第２の並列帰還増幅器から出力される第１のＩＭ３成分の位相と第２のＩＭ３成分の位相との差は、１２０°以上１８０°以下であり、第１のＩＭ３成分と第２のＩＭ３成分とは、合成されて抑圧される。 （もっと読む）

【課題】 高周波増幅器または受信機が歪みによる干渉波の影響を受けた時、受信品質劣化や受信できない状態を回避できる増幅装置を得ることを目的とする。
【解決手段】 交流信号を伝送する交流信号伝送路が分岐した第１分岐伝送路が接続され、この第１分岐伝送路から入力される上記交流信号を、第１制御信号に応じた増幅値で出力する第１増幅器３９ａと、上記交流信号伝送路が分岐した第２分岐伝送路が接続され、この第２分岐伝送路から入力された上記交流信号を、第２制御信号に応じた増幅値で出力する第２増幅器３９ｂと、上記第１増幅器の増幅値と上記第２増幅器の増幅値との和を出力する出力合成部３１０と、を備え、
上記第１制御信号及び上記第２制御信号は、上記第１増幅器または上記第２増幅器のいずれか一方の増幅値を、いずれか他方の増幅値に影響が無い程度に小さくするよう制御する信号とした。 （もっと読む）

【課題】 利得を可変にしつつ、信号源とのインピーダンスマッチングを実現する。
【解決手段】 可変利得増幅回路１は、所定の利得を有し、一端が回路出力部に接続される増幅器Ａ１と、上記増幅器Ａ１とは異なる利得を有し、一端が上記回路出力部に接続される増幅器Ａ２と、一端が回路入力部に接続され、他端が上記増幅器Ａ１の他端に接続されるインダクタＬ１と、上記インダクタＬ１と共に変圧器Ｔを構成し、一端が接地され、他端が上記増幅器Ａ２の他端に接続されるインダクタＬ２と、を備えた構成である。これにより、入力信号Ｖｉｎが入力される信号経路に応じた入力インピーダンスの変動を抑えることができ、信号源とのインピーダンスマッチングを担保できる。 （もっと読む）

【課題】 直流レベルで６０ｄＢ程度の積分器ゲインを確保できる集積回路化されたトランスコンダクタンスアンプを提供する。
【解決手段】 Ｐチャネル型のＭＯＳＦＥＴＭ７，Ｍ８のドレインにはそれぞれ同じＰチャネル型のＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａが接続され、これらのＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａのゲートが共通に接続されるとともに、このＭＯＳＦＥＴＭ７ＡのドレインがＮチャネル型のＭＯＳＦＥＴＭ５Ａを介してＭＯＳＦＥＴＭ５のドレインと接続されている。ＭＯＳＦＥＴＭ８Ａのドレインは、出力端子１２に接続されるとともに、Ｎチャネル型のＭＯＳＦＥＴＭ６Ａを介してＭＯＳＦＥＴＭ６のドレインと接続されている。また、キャパシタＣ２，Ｃ３はＭＯＳＦＥＴＭ３，Ｍ４のゲート−ソース間容量を増加させ、発振を防止するために接続されている。 （もっと読む）

携帯型通信装置用の全てのＲＦフロントエンド又は送受信機素子を有するモノリシック集積回路（ＩＣ）及びその製造方法に関する。ＲＦフロントエンドは、電力増幅器（ＰＡ）と、マッチング、カップリング及びフィルタリング回路と、調整されたＰＡ出力信号をアンテナ結合するアンテナスイッチとを有する。出力信号センサは、アンテナスイッチにより切り替えられた信号の少なくとも電圧振幅を検知して、検知された出力の過度な値に応答してＰＡ出力電力を制限するようＰＡ制御回路に指示する。好ましい製造技術は、スイッチングデバイスを形成するよう複数のＦＥＴをスタックする。ＰＡ出力信号の不要な高調波を散逸的に終端するｉ級ＰＡアーキテクチャについて記載される。ＲＦ送受信機ＩＣの好ましい実施例は、２つの区別可能なＰＡ回路と、２つの区別可能な受信信号増幅器回路と、４つの回路のうちの何れか１つへ単一のアンテナ接続を選択的に結合する４方向アンテナスイッチとを有する。
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入力バイアス電流相殺回路を有したバイポーラ差動入力段は、入力ペア（Ｑ１、Ｑ２）およびバイポーラのトラッキングトランジスタ（Ｑ３）を含む。入力段は、入力ペア（Ｑ１、Ｑ２）およびトラッキングトランジスタ（Ｑ３）中のコレクタ電流、ならびに入力ペア（Ｑ１、Ｑ２）およびトラッキングトランジスタ（Ｑ３）のコレクタ・エミッタ電圧が、実質的に互いに等しい。ラテラルＰＮＰトランジスタ（Ｑ７）の第１のコレクタが、実質的に等しいコレクタ電流を得るために必要な、トラッキングトランジスタ（Ｑ３）のベース電流を供給し、第２および第３のコレクタ（Ｑ７）が、バイアス電流の相殺電流として、トラッキングトランジスタ（Ｑ３）のベース電流のコピーを入力ペア（Ｑ１、Ｑ２）のベースに供給し、それによって、入力段の入力バイアス電流が減少される。
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増幅回路の検出された入力電力に少なくとも部分的に基づいて、大きな電流ブーストをもたらす、増幅器用の適応型バイアス方法及び回路。本発明の方法及び回路は、検出された入力電力に基づく更なるバイアス電流を提供する。本発明の回路は、単純で、面積効率がよく、低電力で、安定且つデジタルプログラミングが可能であろう。加えて、本発明の方法及び回路は、インダクタ及び／又は抵抗縮退を有する増幅器を含む、多くの増幅回路構成とともに用いることができる。 （もっと読む）

増幅器は、ダーリントン・トランジスタ対（１１０，１２０）および入力トランジスタ（１１０）中のバイアス電流を増加させるためのバイアスを与えるネットワークを含む。回路（１００）は、入力トランジスタ（１１０）、第２トランジスタ（１２０）、無線周波数（ＲＦ）チョーク（１１２）、縮退インダクタ（１２２）、キャパシタ（１３２）および電圧制御電流源（１３０）を含む。入力トランジスタ（１１０）および第２トランジスタ（１２０）は、コレクタがノード（１４２）でともに結合され、入力トランジスタ（１２０）のエミッタがノード（１１１）に結合されて、ダーリントン・トランジスタ対を形成するために結合される。
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光受信用前置増幅器は、反転増幅器１と、反転増幅器１の入出力端子間に接続された電流電圧変換素子２とを備えている。反転増幅器１は、反転増幅器１の入力端子Ｉｎにゲートが接続された第１のトランジスタ３と、第１のトランジスタ３のドレインにソースが接続され且つゲートに所定の電圧Ｖｂが与えられた第２のトランジスタ４と、第２のトランジスタ４のドレインに接続された負荷５とを有する。反転増幅器１の入力端子Ｉｎと第２のトランジスタ４のソースとの間に第３のトランジスタ６が接続されている。 （もっと読む）

二つの入力端子上において逆位相で一対の入力信号Sp及びSnを受信し、四つの出力端子上において逆位相で二対の出力電流SIp及びSInをもたらすための信号処理回路が提供されている。各々の入力信号Sp及びSnは増幅ユニットLNAUp及びLNAUnで増幅され、その後、分割ユニットSPLUp及びSPLUnで分割される。本発明は、二つの分割ユニットSPLUp及びSPLUnの各々が、前記増幅ユニット、すなわちそれぞれLNAUp及びLNAUnと前記出力端子の一つとの間に接続される少なくとも二つの分岐部、すなわちそれぞれBIp及びBQp並びにBIn及びBQnを含むように構成され、四つの分岐部BIp及びBQp並びにBIn及びBQnは各々、少なくとも一つのインピダンス部、すなわちそれぞれ同じ特性を有するRIp、RQp、RIn、及びRQnを含む。ミキサ回路は当該信号処理回路で容易にスタックされ得る。
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