バイアスされたダーリントン・トランジスタ対、方法およびシステム
増幅器は、ダーリントン・トランジスタ対（１１０，１２０）および入力トランジスタ（１１０）中のバイアス電流を増加させるためのバイアスを与えるネットワークを含む。回路（１００）は、入力トランジスタ（１１０）、第２トランジスタ（１２０）、無線周波数（ＲＦ）チョーク（１１２）、縮退インダクタ（１２２）、キャパシタ（１３２）および電圧制御電流源（１３０）を含む。入力トランジスタ（１１０）および第２トランジスタ（１２０）は、コレクタがノード（１４２）でともに結合され、入力トランジスタ（１２０）のエミッタがノード（１１１）に結合されて、ダーリントン・トランジスタ対を形成するために結合される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路に関し、より詳しくは、ダーリントン・トランジスタ対に関する。
【背景技術】
【０００２】
「ダーリントン・トランジスタ対」は、高利得になるように結合された２つのトランジスタを含む。第１トランジスタは、入力信号を受け取り、それを増幅し、それをさらに増幅する第２トランジスタを駆動する。
【発明の開示】
【０００３】
以下の詳細な説明では、本発明が実施される特定の実施例を示す添付図面に従って説明される。これらの実施例は、当業者が本発明を実施することを可能にする程度に十分詳細に説明される。本発明の様々な実施例は相違しているが、必ずしも、相互に排他的ではないことが理解される。例えば、一実施例に関してここに説明される特定の特徴、構造または特性は、本発明の思想および範囲から逸脱せずに、他の実施例内で実施される。加えて、開示された各実施例内の個々の要素の位置または配置は、本発明の思想および範囲から逸脱しないで修正されてもよいことが理解されるであろう。以下の詳細な説明は、制限する意図で捉えるべきではなく、本発明の範囲は、請求項が与える均等の全範囲と共に、適切に解釈され、添付された請求項によってのみ定義される。図面において、類似の数字は、いくつかの図面全体に亘って同じか類似する機能に関連する。
【０００４】
図１は、本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。回路１００は、入力トランジスタ１１０、第２トランジスタ１２０、無線周波数（ＲＦ）チョーク１１２、縮退（degeneration）インダクタ１２２、キャパシタ１３２および電圧制御電流源１３０を含む。入力トランジスタ１１０および第２トランジスタ１２０は、コレクタがノード１４２でともに結合され、入力トランジスタ１１０のエミッタがノード１１１でトランジスタ１２０のベースに結合されて、ダーリントン・トランジスタ対を形成するために結合される。
【０００５】
図１で示されるように、トランジスタ１１０，１２０は、バイポーラ接合トランジスタ（ＢＪＴ）である。いくつかの実施例では、トランジスタ１１０，１２０は、りん化インジウム（ＩｎＰ）プロセスを使用して製造されるようなヘテロ接合（ジャンクション）バイポーラ・トランジスタ（ＨＢＴ）であるが、これは本発明を制限するものではない。例えば、トランジスタ１１０，１２０の一方または両方は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような絶縁ゲート・トランジスタ（ＩＧＦＥＴ）であってもよい。
【０００６】
無線周波数チョーク１１２は、上部電源ノード１１３とトランジスタ１１０，１２０のコレクタとの間に結合される。いくつかの実施例では、ＲＦチョーク１１２は、出力インピーダンス整合、および、抵抗性電圧降下がないコレクタ・バイアス電流を提供する誘導性コレクタ負荷である。抵抗性電圧降下のないバイアスによって、トランジスタ１１０，１２０を飽和させないで、特定の帯域幅内で高い利得および高いダイナミック・レンジを得ることができる。
【０００７】
縮退インダクタ１２２は、トランジスタ１２０のエミッタと下部電源ノード１１４との間に結合される。いくつかの実施例では、誘導性エミッタ縮退は、入力インピーダンス整合をマッチングさせることができ、増幅器の直線性を改善することができる。さらに、いくつかの実施例では、誘導性エミッタ縮退は、抵抗に関連した熱雑音を加えずに、対象となる帯域幅の中で増幅器の利得を設定し、ベータ変動に対して増幅器を鈍感させる。
【０００８】
キャパシタ１３２は、信号入力ノード１４０とトランジスタ１１０のベース端子との間に結合される。キャパシタ１３２は、入力信号の交流（ＡＣ）成分をノード１４０から入力トランジスタ１１０のベース端子へ通過させ、入力信号の直流（ＤＣ）成分がノード１４０から入力トランジスタ１１０のベース端子へ通過するのを阻止する。
【０００９】
動作において、入力信号（ＶＩＮ）は、信号入力ノード１４０で受け取られ、信号のＡＣ成分は、入力トランジスタ１１０のベース端子に伝えられる。入力トランジスタ１１０は、入力信号を増幅し、それを第２トランジスタ１２０に提供する。第２トランジスタ１２０は、さらに信号を増幅し、増幅された出力信号（ＶＯＵＴ）を信号出力ノード１４２上に提供する。
【００１０】
入力トランジスタ１１０のベース端子は、バイアス電圧（ＶＢＩＡＳ１）を受け、また、入力トランジスタ１１０のエミッタは、制御電流源１３０からバイアス電圧（Ｖ１）を電圧ノード１１１上で受ける。いくつかの実施例では、Ｖ１はＶｂｅと実質的に等しく、ここでＶｂｅはフォーワード活性領域中のトランジスタ１２０にバイアスを与えるために必要な最小ベース−エミッタ電圧である。さらに、いくつかの実施例では、ＶＢＩＡＳ１は、実質的に２Ｖｂｅに等しい。他の実施例では、Ｖ１はＶｂｅより大きく、また、ＶＢＩＡＳ１は２Ｖｂｅより大きい。
【００１１】
電圧制御電流源１３０は、ノード１１１と下部電源ノード１１４との間に結合される。いくつかの実施例では、電圧制御電流源１３０は、受信バイアス電圧（ＶＢＩＡＳ２）に応じて、バイアス電圧Ｖ１を提供する。いくつかの実施例では、電圧制御電流源１３０は、ＶＢＩＡＳ２に対し実質的に一定の関係でＶ１を維持するために動作する。例えば、いくつかの実施例では、電圧制御電流源１３０は、ＶＢＩＡＳ２と実質的に等しいＶ１を維持するために動作する。電圧制御電流源１３０は、ノード１１１に電圧経路を提供し、さらにノード１１１から下部電源ノード１１４に電流経路を提供する。
【００１２】
トランジスタ１１０のベース端子上のバイアス電圧、ノード１１１上のバイアス電圧、およびノード１１１から下部電源ノード１１４への電流経路の組合せによって、トランジスタ１１０のベース−エミッタおよびコレクタ−エミッタのバイアス電流を増加させることができる。入力トランジスタ１１０のバイアス電流を増加させることによって、トランジスタ１１０の特性を修正させることができる。例えば、バイアス電流の増加は、利得帯域幅積およびトランジスタ１１０の最大動作周波数を増加させ、さらにノイズを減少させることができる。いくつかの実施例では、動作周波数対ノイズは、入力トランジスタ１１０の様々なバイアス電流の調整を通してやり取りされる。
【００１３】
図２は、本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。回路２００は、入力トランジスタ１１０、第２トランジスタ１２０、ＲＦチョーク１１２、縮退インダクタ１２２、キャパシタ１３２、増幅器２１０、低域通過フィルタ２２０，２３０，２４０を含む。
【００１４】
増幅器２１０の出力ノードは低域フィルタ２３０を通ってノード１１１に結合され、また、ノード１１１は低域フィルタ２４０を通って増幅器２１０の入力にフィード・バックされる。さらに増幅器２１０は、入力ノード上のＶＢＩＡＳ２を受け取る。この構成では、増幅器２１０は、Ｖ１がＶＢＩＡＳ２と実質的に等しくするために動作する誤差増幅器として結合される。
【００１５】
いくつかの実施例では、増幅器２１０は演算増幅器であり、他の実施例では、増幅器２１０は演算増幅器以外のもので実施されてもよい。増幅器２１０は、入力トランジスタ１１０中の様々なバイアス電流を増加させることができる電圧制御電流源の例である。増幅器２１０は、増幅器２１０の出力からノード１１１への電圧経路を提供し、またノード１１１から増幅器２１０の出力に電流経路を提供する。増幅器２１０は、入力トランジスタ１１０のエミッタからくる超過バイアス電流を吸収することができる出力ステージを含んでいてもよい。
【００１６】
図３は、本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。回路３００は、カスコード・トランジスタ３１０を追加する以外、回路２００（図２）で示される要素と類似する要素を含む。カスコード・トランジスタ３１０は、上部電源ノード１１３と、トランジスタ１１０，１２０のコレクタの間に結合される。いくつかの実施例では、ＲＦチョーク１１２は、カスコード・トランジスタ１３０と上部電源ノード１１３との間に結合される。
【００１７】
カスコード・トランジスタ３１０はバイポーラ接合トランジスタとして図３に示されるが、これは本発明を制限するものではない。例えば、いくつかの実施例では、カスコード・トランジスタ３１０は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）である。図３に示されるように、バイアス電圧ＶＢＩＡＳ３は、カスコード・トランジスタ３１０の制御端子３１２に印加される。ＢＪＴカスコード・トランジスタ３１０を含む実施例では、制御端子３１２はベース端子と呼ばれることがあり、また、ＩＧＦＥＴトランジスタ３１０を含む実施例では、制御端子３１２はゲート端子と呼ばれてもよい。
【００１８】
回路３００にカスコード・トランジスタ３１０を加えることによって、回路３００の動作帯域幅を広げることができる。さらに、制御端子３１２上のバイアス電圧ＶＢＩＡＳ３の修正することによって、回路３００の利得は修正される。いくつかの実施例では、ＶＢＩＡＳ３は、自動利得制御（ＡＧＣ）を行なうために出力ノード１４２上で検出された出力信号特性に応じて修正される。ＡＧＣを含む様々な実施例は、後続の図面を参照して以下説明される。
【００１９】
図４は、電子システムのブロック図を示す。システム４００は、アンテナ４４２、増幅器４４０、ＲＦ処理ブロック４５０、デジタル処理ブロック４６０、プロセッサ４１０、メモリ４２０、および、制御可能バイアス回路４３０を含む。アンテナ４４２は、指向性アンテナまたは無指向性アンテナのいずれかであってもよい。例えば、いくつかの実施例では、アンテナ４４２は、ダイポール・アンテナまたは四分の一波長アンテナのような無指向性アンテナである。また、例えば、いくつかの実施例では、アンテナ４４２は、パラボラ・ディッシュ・アンテナまたは八木アンテナのような指向性アンテナである。
【００２０】
増幅器４４０は、入力トランジスタのバイアス電流を増加させるダーリントン対を含む増幅器である。例えば、増幅器４４０は、回路１００（図１）、回路２００（図２）または回路３００（図３）によって表わされる実施例の何かを含めることができる。
【００２１】
いくつかの実施例では、アンテナ４４２によって送信されまたは受信された信号は、音声信号、データ信号またはその任意の組合せに対応する。例えば、ＲＦ処理ブロック４５０およびデジタル処理ブロック４６０の一方または両方は、ワイヤレス・ローカル・エリア・ネットワーク・インターフェイス、携帯電話インターフェイス、全地球測位システム（ＧＰＳ）のインターフェイスまたは同種のものを実施するための適切な回路を含む。
【００２２】
無線周波数（ＲＦ）処理ブロック４５０は、アンテナ４４２からＲＦ信号を受信し、様々な実施例では、変化する量および信号処理のタイプを実行する。例えば、いくつかの実施例では、ＲＦ処理ブロック４５０は、発振器、ミキサ、フィルタ、復調器、検出器、デコーダまたはその他同種のものを含む。また、例えば、ＲＦ処理ブロック４５０は、周波数変換、キャリア回復、シンボル復調または他の適切な信号処理を行なう。
【００２３】
いくつかの実施例では、ＲＦ処理ブロック４５０は、プロセッサ４１０によって制御され、プロセッサ４１０に情報を提供する。例えば、いくつかの実施例では、復調のタイプは、プロセッサ４１０によってＲＦ処理ブロック４５０に提供されるコマンドまたは制御信号によって影響を受ける。さらに、いくつかの実施例では、ＲＦ処理ブロック４５０は、信号強度または周波数のような情報をプロセッサ４１０へ提供する。プロセッサ４１０は、ＲＦ処理ブロック４５０から受け取られた情報に応答して、図４中に示される他のブロックの動作に影響を及ぼす。例えば、自動利得制御（ＡＧＣ）ループは、ＲＦ処理ブロック４５０、プロセッサ４１０、制御可能バイアス回路４３０および増幅器４４０によって形成される。
【００２４】
デジタル処理ブロック４６０は、ＲＦ処理ブロック４５０から信号を受け取り、様々な量のデジタル処理およびタイプを実行する。例えば、デジタル処理ブロック４６０は、逆インタリービング、復号化、エラー回復またはその他同種の処理を行なう。上述のように、デジタル処理ブロック４６０は、あらゆるタイプの通信システムを実現するための適切な回路を含み、ワイヤレス・ネットワーキング、セルラー電話および衛星信号受信を含むが、これらに限定されることはない。本発明の様々な実施例は、デジタル処理ブロック４６０の多くの可能な物理的な実現形態に制限されることはない。
【００２５】
図４に示される様々なブロックは、バス４１２で結合される。バス４１２は、任意の導体数も含むあらゆるタイプのバスである。例えば、バス４１２は、あらゆるタイプの通信用インターフェイスであり、シリアル・インターフェイス、パラレル・インターフェイス、プロセッサ・バス、システム・バス、または同種のバスを含むが、これらに限定されることはない。
【００２６】
いくつかの実施例では、プロセッサ４１０は、制御可能バイアス回路４３０のような他の回路の動作に影響を及ぼすあらゆる適切なプロセッサである。いくつかの実施例では、プロセッサ４１０は、本発明の方法の実現を支援する動作を行なう。例えば、プロセッサ４１０は、以下説明されるように、方法６００（図６）にリストされた動作を行なう。プロセッサ４１０は、あらゆるタイプのプロセッサを含み、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセサ、パーソナル・コンピュータ、ワークステーションまたは同種のプロセッサを含むが、これらに限定されることはない。さらに、プロセッサ４１０は、ステート・マシンまたは同種のマシンのような専用ハードウェアで形成されてもよい。
【００２７】
メモリ４２０は、機械読取り可能な媒体を含む装置を表わす。例えば、メモリ４２０は、以下の１またはそれ以上のメモリを示すことがあり、すなわち、ハードディスク、フロッピーディスク、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、フラッシュ・メモリ、ＣＤＲＯＭ、またはプロセッサ４１０のようなマシンによって読取り可能な媒体を含むあらゆる他のタイプのメモリを表わす。いくつかの実施例では、メモリ４２０は、本発明の様々な方法の実現のための命令を格納することができる。
【００２８】
いくつかの実施例の動作では、プロセッサ４１０は、メモリ４２０から命令とデータを読み出し、それに応答する動作実行する。例えば、本発明の様々な方法の実現は、メモリ４２０から命令を読み出す一方で、プロセッサ４１０によって実行される。
【００２９】
制御可能バイアス回路４３０は、１またはそれ以上のバイアス電圧を生成し、それらを増幅器４４０に提供する。例えば、制御可能バイアス回路４３０は、図１−図３に示されるような様々なトランジスタにバイアスを与えるためにＶＢＩＡＳ１、ＶＢＩＡＳ２、または、ＶＢＩＡＳ３の１またはそれ以上を生成する。いくつかの実施例では、制御可能バイアス回路４３０は、電圧制御電流源１３０（図１）のような電圧で制御される電流源を含む。いくつかの実施例では、制御可能バイアス回路３１０は、様々なバイアス電圧を修正するために別々に制御可能な複数のバイアス回路を含む。
【００３０】
様々なバイアス電圧は、ノード４３２上で増幅器４４０に提供される。いくつかの実施例では、ノード４３２は、複数の物理的な導体を含み、その各々は個別のバイアス電圧を提供する。他の実施例では、様々なバイアス電圧は、ノード４３２で単一の導体で多重化される。ノード４３２によって表わされる物理的な導体数およびタイプは、本発明によって制限されることはない。
【００３１】
図４に示されるように、システム４００の様々なブロックは、別々に実施される。いくつかの実施例では、図示されたブロックの２またはそれ以上は、単一の集積回路ダイ上で実現されてもよい。例えば、プロセッサ４１０およびメモリ４２０は、デジタル処理ブロック４６０と共に同じ集積回路上に実現され得る。さらに例えば、いくつかの実施例では、アンテナ４４２を除くブロックは、すべて単一の集積回路に含まれてもよい。本発明の範囲を逸脱せずに、単一の集積回路ダイ上に回路を任意に組合せることも可能である。
【００３２】
図４はアンテナと共に使用される増幅器を示すが、これは本発明を制限するものではない。例えば、多くの電子システムは、アンテナを使用しない増幅器４４０を使用する。例えば、いくつかの実施例では、増幅器４４０はオプトエレクトロニクス・システムに含まれており、光学的な信号から変換された電気信号を増幅するために使用される。これらの実施例では、必ずしもアンテナを利用することしない。
【００３３】
図５は、本発明の様々な実施例に従う電子システムを示す。システム５００は、アンテナ４４２、増幅器４４０、ＲＦ処理ブロック４５０、デジタル処理ブロック４６０、プロセッサ４１０、および、メモリ４２０を含む。システム５００は、さらに信号発生器５１０、デジタル・アナロク変換器（ＤＡＣ：Digital-to-Analog Converter）５２０、および、アナログ・デジタル変換器（ＡＤＣ：Analog -to-Digital Converter）５３０を含む。
【００３４】
デジタル・アナロク変換器５２０はバイアス電圧を生成し、それらをノード５２２上で増幅器４４０に提供する。いくつかの実施例では、ＤＡＣ５２０は、制御可能バイアス回路４３０（図４）のような１またはそれ以上の制御可能バイアス回路として役立つ。さらに、いくつかの実施例では、ＤＡＣ５２０は複数のデジタル・アナロク変換器を含む。
【００３５】
様々なバイアス電圧は、ノード５２２上で増幅器４４０に提供される。いくつかの実施例では、ノード５２２は、複数の物理的な導体を含み、その各々は個別のバイアス電圧を供給する。他の実施例では、様々なバイアス電圧は、ノード５２２で単一の導体で多重化される。ノード５２２によって表わされる物理的な導体数およびタイプは、本発明によって制限されることはない。
【００３６】
いくつかの実施例では、信号発生器５１０は、増幅器４４０の入力でリファレンス信号を条件付きで駆動する。さらに、いくつかの実施例では、ＡＤＣ５３０は、増幅器４４０からの信号出力の信号特性を測定し、バス５１２を介してシステム５００の他のブロックにその信号の特性情報を提供する。
【００３７】
システム５００は、増幅器４４０を含むシステムの様々な部分を正確に較正するための信号発生器５１０を利用する。例えば、プロセッサ４１０は、信号発生器５１０を使用して、リファレンス信号を増幅器４４０に注入し、ＡＤＣ５３０を使用して、信号特性を測定し、ＤＡＣ５２０の動作に影響を及ぼすことによりバイアス電圧を変更する。これらの実施例では、ダーリントン対の入力トランジスタ上のバイアス電圧は、増幅器４４０の動作周波数特性を変更するため、あるいは増幅器４４０中のノイズを低減させるために、修正される。さらに、これらの実施例では、カスコード・トランジスタ上のバイアス電圧は、増幅器４４０の利得を変更するために修正される。
【００３８】
自動利得制御（ＡＧＣ）ループは、増幅器４４０、ＡＤＣ５３０およびＤＡＣ５２０から形成される。例えば、ＡＤＣ５３０は、出力信号レベルを測定し、増幅器４４０の利得に影響を及ぼすためにＤＡＣ５２０の出力を調整する。
【００３９】
ＡＤＣ５３０は、増幅器４４０によって駆動される出力信号の信号特性を測定することができる装置を表わす。いくつかの実施例では、信号特性は、アナログ・デジタル変換器以外の装置を使用して測定される。例えば、いくつかの実施例では、ピーク検出器、エンベロープ検出器、または、他の信号特性測定装置が、ＡＤＣ５３０に代わって、あるいはＡＤＣ５３０を加えて利用される。
【００４０】
図５に示される様々なブロックは、バス５１２で結合される。バス５１２は、任意の導体数も含むあらゆるタイプのバスである。例えば、バス５１２は、あらゆるタイプの通信用インターフェイスであり、シリアル・インターフェイス、パラレル・インターフェイス、プロセッサ・バス、システム・バス、または同種のバスを含むが、これらに限定されることはない。
【００４１】
図５に示されるように、システム５００の様々なブロックは、別々に実施される。いくつかの実施例では、図示されたブロックの２またはそれ以上は、単一の集積回路ダイ上で実現されてもよい。例えば、プロセッサ４１０およびメモリ４２０は、デジタル処理ブロック４６０と共に同じ集積回路上に実現され得る。さらに例えば、いくつかの実施例では、アンテナ４４２を除くブロックは、すべて単一の集積回路に含まれてもよい。本発明の範囲を逸脱せずに、単一の集積回路ダイ上に回路を任意に組合せることも可能である。
【００４２】
図５は、アンテナと共に使用される増幅器を示すが、これは本発明を制限するものではない。例えば、多くの電子システムは、アンテナを使用しない増幅器４４０を使用する。例えば、いくつかの実施例では、増幅器４４０はオプトエレクトロニクス・システムに含まれており、光学的な信号から変換された電気信号を増幅するために使用される。これらの実施例では、必ずしもアンテナを利用することしない。
【００４３】
システム、増幅器、ダーリントン・トランジスタ対、制御可能バイアス回路および本発明の他の実施例は、多くの方法で実施することができる。いくつかの実施例では、それらは集積回路中で実施される。いくつかの実施例では、本発明の様々な実施例の設計上の記述は、設計者が特注または半特注設計に含めることができるライブラリに含まれている。例えば、開示された実施例のいずれも、ＶＨＤＬまたはＶｅｒｉｌｏｇのような合成可能なハードウェア設計言語で実現でき、標準セル設計、ゲート・アレイまたはその他同種のものへ含めるために設計者に提供される。同様に、本発明のあらゆる実施例は、特定の製造プロセスに照準が定められたハード・マクロとして表わすことができる。例えば、ここに説明された増幅器実施例のうちのどれも、集積回路の層に割り当てられた多角形として表わされる。
【００４４】
図６は、本発明の様々な実施例に従うフローチャートを示す。いくつかの実施例では、方法６００、あるいはその一部は、電子システム、プロセッサまたは制御ループによって行なわれ、それらの実施例は様々な図面中に示される。他の実施例では、方法６００のすべてまたはその一部は、制御回路またはプロセッサによって実行される。方法６００は、その方法を実行する装置またはソフトウェア要素の特定のタイプによって制限されることはない。方法６００における様々な動作は、図示された順序で実行されてもよいし、順序で実行されてもよい。さらに、いくつかの実施例では、図６に記載されたいくつかの動作は、方法６００から省略されてもよい。
【００４５】
方法６００はブロック６１０から開始し、ダーリントン対における入力トランジスタのバイアス電流が増加させる。いくつかの実施例では、これによって、トランジスタ１１０（図１，図２，図３）中のコレクタからエミッタへのバイアスへ電流が増加する。他の実施例では、これは、同じトランジスタ中のベースからエミッタへのバイアス電流を増加させることに対応する。さらに別の実施例では、これによって、トランジスタ１１０中のコレクタからエミッタへのバイアスへ電流およびベースからエミッタへのバイアス電流の両方が増加することになる。
【００４６】
６２０で、リファレンス信号が入力トランジスタのベースに与えられる。これは、増幅器４４０（図５）の入力上の信号を駆動する信号発生器５１０（図５）のような信号発生器に対応する。６３０で、ダーリントン対の出力電圧が測定される。ダーリントン対の出力電圧は多くの異なる方法で測定できる。いくつかの実施例では、その出力電圧は、ＡＤＣ５３０（図５）のようなアナログ・デジタル変換器を使用して測定される。
【００４７】
６４０で、入力トランジスタのベースに加えられたバイアス電圧が修正され、また、６５０で、入力トランジスタのエミッタに加えられたバイアス電圧が修正される。これらのバイアス電圧の修正は多くの異なる目的に役立つ。例えば、バイアス電圧の修正によって、ダーリントン対における入力トランジスタ中のバイアス電流の大きさを変え、増幅器の動作特性を変更する。例えば、利得帯域幅積、最大動作周波数、および、雑音指数のような動作特性は、バイアス電圧の値を変えることにより修正される。
【００４８】
６６０で、上部電源ノードとダーリントン対との間に結合されたカスコード・トランジスタ上のバイアス電圧は修正される。例えば、図３を参照して、ＶＢＩＡＳ３は、カスコード・トランジスタ３１０の動作に影響を及ぼすために修正される。
【００４９】
いくつかの実施例では、上述に関連する様々なバイアス電圧は、６３０で測定された出力信号の信号特性に応答して修正される。さらに、様々なバイアス電圧は、加えられたリファレンス信号と測定された出力電圧の特性と間の関係に応答して修正されてもよい。
【００５０】
本発明は、ある実施例に関連して説明されたが、当業者が容易に理解するように、本発明の思想および範囲から逸脱せずに、修正と変更が行われることが理解される。そのような修正および変更は、本発明および添付された請求項の範囲内にあると考えられる。
【図面の簡単な説明】
【００５１】
【図１】本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。
【図２】本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。
【図３】本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。
【図４】本発明の様々な実施例に従う電子システムのブロック図を示す。
【図５】本発明の様々な実施例に従う電子システムのブロック図を示す。
【図６】本発明の様々な実施例に従うフローチャートを示す。
【技術分野】
【０００１】
本発明は、一般に電子回路に関し、より詳しくは、ダーリントン・トランジスタ対に関する。
【背景技術】
【０００２】
「ダーリントン・トランジスタ対」は、高利得になるように結合された２つのトランジスタを含む。第１トランジスタは、入力信号を受け取り、それを増幅し、それをさらに増幅する第２トランジスタを駆動する。
【発明の開示】
【０００３】
以下の詳細な説明では、本発明が実施される特定の実施例を示す添付図面に従って説明される。これらの実施例は、当業者が本発明を実施することを可能にする程度に十分詳細に説明される。本発明の様々な実施例は相違しているが、必ずしも、相互に排他的ではないことが理解される。例えば、一実施例に関してここに説明される特定の特徴、構造または特性は、本発明の思想および範囲から逸脱せずに、他の実施例内で実施される。加えて、開示された各実施例内の個々の要素の位置または配置は、本発明の思想および範囲から逸脱しないで修正されてもよいことが理解されるであろう。以下の詳細な説明は、制限する意図で捉えるべきではなく、本発明の範囲は、請求項が与える均等の全範囲と共に、適切に解釈され、添付された請求項によってのみ定義される。図面において、類似の数字は、いくつかの図面全体に亘って同じか類似する機能に関連する。
【０００４】
図１は、本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。回路１００は、入力トランジスタ１１０、第２トランジスタ１２０、無線周波数（ＲＦ）チョーク１１２、縮退（degeneration）インダクタ１２２、キャパシタ１３２および電圧制御電流源１３０を含む。入力トランジスタ１１０および第２トランジスタ１２０は、コレクタがノード１４２でともに結合され、入力トランジスタ１１０のエミッタがノード１１１でトランジスタ１２０のベースに結合されて、ダーリントン・トランジスタ対を形成するために結合される。
【０００５】
図１で示されるように、トランジスタ１１０，１２０は、バイポーラ接合トランジスタ（ＢＪＴ）である。いくつかの実施例では、トランジスタ１１０，１２０は、りん化インジウム（ＩｎＰ）プロセスを使用して製造されるようなヘテロ接合（ジャンクション）バイポーラ・トランジスタ（ＨＢＴ）であるが、これは本発明を制限するものではない。例えば、トランジスタ１１０，１２０の一方または両方は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような絶縁ゲート・トランジスタ（ＩＧＦＥＴ）であってもよい。
【０００６】
無線周波数チョーク１１２は、上部電源ノード１１３とトランジスタ１１０，１２０のコレクタとの間に結合される。いくつかの実施例では、ＲＦチョーク１１２は、出力インピーダンス整合、および、抵抗性電圧降下がないコレクタ・バイアス電流を提供する誘導性コレクタ負荷である。抵抗性電圧降下のないバイアスによって、トランジスタ１１０，１２０を飽和させないで、特定の帯域幅内で高い利得および高いダイナミック・レンジを得ることができる。
【０００７】
縮退インダクタ１２２は、トランジスタ１２０のエミッタと下部電源ノード１１４との間に結合される。いくつかの実施例では、誘導性エミッタ縮退は、入力インピーダンス整合をマッチングさせることができ、増幅器の直線性を改善することができる。さらに、いくつかの実施例では、誘導性エミッタ縮退は、抵抗に関連した熱雑音を加えずに、対象となる帯域幅の中で増幅器の利得を設定し、ベータ変動に対して増幅器を鈍感させる。
【０００８】
キャパシタ１３２は、信号入力ノード１４０とトランジスタ１１０のベース端子との間に結合される。キャパシタ１３２は、入力信号の交流（ＡＣ）成分をノード１４０から入力トランジスタ１１０のベース端子へ通過させ、入力信号の直流（ＤＣ）成分がノード１４０から入力トランジスタ１１０のベース端子へ通過するのを阻止する。
【０００９】
動作において、入力信号（ＶＩＮ）は、信号入力ノード１４０で受け取られ、信号のＡＣ成分は、入力トランジスタ１１０のベース端子に伝えられる。入力トランジスタ１１０は、入力信号を増幅し、それを第２トランジスタ１２０に提供する。第２トランジスタ１２０は、さらに信号を増幅し、増幅された出力信号（ＶＯＵＴ）を信号出力ノード１４２上に提供する。
【００１０】
入力トランジスタ１１０のベース端子は、バイアス電圧（ＶＢＩＡＳ１）を受け、また、入力トランジスタ１１０のエミッタは、制御電流源１３０からバイアス電圧（Ｖ１）を電圧ノード１１１上で受ける。いくつかの実施例では、Ｖ１はＶｂｅと実質的に等しく、ここでＶｂｅはフォーワード活性領域中のトランジスタ１２０にバイアスを与えるために必要な最小ベース−エミッタ電圧である。さらに、いくつかの実施例では、ＶＢＩＡＳ１は、実質的に２Ｖｂｅに等しい。他の実施例では、Ｖ１はＶｂｅより大きく、また、ＶＢＩＡＳ１は２Ｖｂｅより大きい。
【００１１】
電圧制御電流源１３０は、ノード１１１と下部電源ノード１１４との間に結合される。いくつかの実施例では、電圧制御電流源１３０は、受信バイアス電圧（ＶＢＩＡＳ２）に応じて、バイアス電圧Ｖ１を提供する。いくつかの実施例では、電圧制御電流源１３０は、ＶＢＩＡＳ２に対し実質的に一定の関係でＶ１を維持するために動作する。例えば、いくつかの実施例では、電圧制御電流源１３０は、ＶＢＩＡＳ２と実質的に等しいＶ１を維持するために動作する。電圧制御電流源１３０は、ノード１１１に電圧経路を提供し、さらにノード１１１から下部電源ノード１１４に電流経路を提供する。
【００１２】
トランジスタ１１０のベース端子上のバイアス電圧、ノード１１１上のバイアス電圧、およびノード１１１から下部電源ノード１１４への電流経路の組合せによって、トランジスタ１１０のベース−エミッタおよびコレクタ−エミッタのバイアス電流を増加させることができる。入力トランジスタ１１０のバイアス電流を増加させることによって、トランジスタ１１０の特性を修正させることができる。例えば、バイアス電流の増加は、利得帯域幅積およびトランジスタ１１０の最大動作周波数を増加させ、さらにノイズを減少させることができる。いくつかの実施例では、動作周波数対ノイズは、入力トランジスタ１１０の様々なバイアス電流の調整を通してやり取りされる。
【００１３】
図２は、本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。回路２００は、入力トランジスタ１１０、第２トランジスタ１２０、ＲＦチョーク１１２、縮退インダクタ１２２、キャパシタ１３２、増幅器２１０、低域通過フィルタ２２０，２３０，２４０を含む。
【００１４】
増幅器２１０の出力ノードは低域フィルタ２３０を通ってノード１１１に結合され、また、ノード１１１は低域フィルタ２４０を通って増幅器２１０の入力にフィード・バックされる。さらに増幅器２１０は、入力ノード上のＶＢＩＡＳ２を受け取る。この構成では、増幅器２１０は、Ｖ１がＶＢＩＡＳ２と実質的に等しくするために動作する誤差増幅器として結合される。
【００１５】
いくつかの実施例では、増幅器２１０は演算増幅器であり、他の実施例では、増幅器２１０は演算増幅器以外のもので実施されてもよい。増幅器２１０は、入力トランジスタ１１０中の様々なバイアス電流を増加させることができる電圧制御電流源の例である。増幅器２１０は、増幅器２１０の出力からノード１１１への電圧経路を提供し、またノード１１１から増幅器２１０の出力に電流経路を提供する。増幅器２１０は、入力トランジスタ１１０のエミッタからくる超過バイアス電流を吸収することができる出力ステージを含んでいてもよい。
【００１６】
図３は、本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。回路３００は、カスコード・トランジスタ３１０を追加する以外、回路２００（図２）で示される要素と類似する要素を含む。カスコード・トランジスタ３１０は、上部電源ノード１１３と、トランジスタ１１０，１２０のコレクタの間に結合される。いくつかの実施例では、ＲＦチョーク１１２は、カスコード・トランジスタ１３０と上部電源ノード１１３との間に結合される。
【００１７】
カスコード・トランジスタ３１０はバイポーラ接合トランジスタとして図３に示されるが、これは本発明を制限するものではない。例えば、いくつかの実施例では、カスコード・トランジスタ３１０は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）である。図３に示されるように、バイアス電圧ＶＢＩＡＳ３は、カスコード・トランジスタ３１０の制御端子３１２に印加される。ＢＪＴカスコード・トランジスタ３１０を含む実施例では、制御端子３１２はベース端子と呼ばれることがあり、また、ＩＧＦＥＴトランジスタ３１０を含む実施例では、制御端子３１２はゲート端子と呼ばれてもよい。
【００１８】
回路３００にカスコード・トランジスタ３１０を加えることによって、回路３００の動作帯域幅を広げることができる。さらに、制御端子３１２上のバイアス電圧ＶＢＩＡＳ３の修正することによって、回路３００の利得は修正される。いくつかの実施例では、ＶＢＩＡＳ３は、自動利得制御（ＡＧＣ）を行なうために出力ノード１４２上で検出された出力信号特性に応じて修正される。ＡＧＣを含む様々な実施例は、後続の図面を参照して以下説明される。
【００１９】
図４は、電子システムのブロック図を示す。システム４００は、アンテナ４４２、増幅器４４０、ＲＦ処理ブロック４５０、デジタル処理ブロック４６０、プロセッサ４１０、メモリ４２０、および、制御可能バイアス回路４３０を含む。アンテナ４４２は、指向性アンテナまたは無指向性アンテナのいずれかであってもよい。例えば、いくつかの実施例では、アンテナ４４２は、ダイポール・アンテナまたは四分の一波長アンテナのような無指向性アンテナである。また、例えば、いくつかの実施例では、アンテナ４４２は、パラボラ・ディッシュ・アンテナまたは八木アンテナのような指向性アンテナである。
【００２０】
増幅器４４０は、入力トランジスタのバイアス電流を増加させるダーリントン対を含む増幅器である。例えば、増幅器４４０は、回路１００（図１）、回路２００（図２）または回路３００（図３）によって表わされる実施例の何かを含めることができる。
【００２１】
いくつかの実施例では、アンテナ４４２によって送信されまたは受信された信号は、音声信号、データ信号またはその任意の組合せに対応する。例えば、ＲＦ処理ブロック４５０およびデジタル処理ブロック４６０の一方または両方は、ワイヤレス・ローカル・エリア・ネットワーク・インターフェイス、携帯電話インターフェイス、全地球測位システム（ＧＰＳ）のインターフェイスまたは同種のものを実施するための適切な回路を含む。
【００２２】
無線周波数（ＲＦ）処理ブロック４５０は、アンテナ４４２からＲＦ信号を受信し、様々な実施例では、変化する量および信号処理のタイプを実行する。例えば、いくつかの実施例では、ＲＦ処理ブロック４５０は、発振器、ミキサ、フィルタ、復調器、検出器、デコーダまたはその他同種のものを含む。また、例えば、ＲＦ処理ブロック４５０は、周波数変換、キャリア回復、シンボル復調または他の適切な信号処理を行なう。
【００２３】
いくつかの実施例では、ＲＦ処理ブロック４５０は、プロセッサ４１０によって制御され、プロセッサ４１０に情報を提供する。例えば、いくつかの実施例では、復調のタイプは、プロセッサ４１０によってＲＦ処理ブロック４５０に提供されるコマンドまたは制御信号によって影響を受ける。さらに、いくつかの実施例では、ＲＦ処理ブロック４５０は、信号強度または周波数のような情報をプロセッサ４１０へ提供する。プロセッサ４１０は、ＲＦ処理ブロック４５０から受け取られた情報に応答して、図４中に示される他のブロックの動作に影響を及ぼす。例えば、自動利得制御（ＡＧＣ）ループは、ＲＦ処理ブロック４５０、プロセッサ４１０、制御可能バイアス回路４３０および増幅器４４０によって形成される。
【００２４】
デジタル処理ブロック４６０は、ＲＦ処理ブロック４５０から信号を受け取り、様々な量のデジタル処理およびタイプを実行する。例えば、デジタル処理ブロック４６０は、逆インタリービング、復号化、エラー回復またはその他同種の処理を行なう。上述のように、デジタル処理ブロック４６０は、あらゆるタイプの通信システムを実現するための適切な回路を含み、ワイヤレス・ネットワーキング、セルラー電話および衛星信号受信を含むが、これらに限定されることはない。本発明の様々な実施例は、デジタル処理ブロック４６０の多くの可能な物理的な実現形態に制限されることはない。
【００２５】
図４に示される様々なブロックは、バス４１２で結合される。バス４１２は、任意の導体数も含むあらゆるタイプのバスである。例えば、バス４１２は、あらゆるタイプの通信用インターフェイスであり、シリアル・インターフェイス、パラレル・インターフェイス、プロセッサ・バス、システム・バス、または同種のバスを含むが、これらに限定されることはない。
【００２６】
いくつかの実施例では、プロセッサ４１０は、制御可能バイアス回路４３０のような他の回路の動作に影響を及ぼすあらゆる適切なプロセッサである。いくつかの実施例では、プロセッサ４１０は、本発明の方法の実現を支援する動作を行なう。例えば、プロセッサ４１０は、以下説明されるように、方法６００（図６）にリストされた動作を行なう。プロセッサ４１０は、あらゆるタイプのプロセッサを含み、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセサ、パーソナル・コンピュータ、ワークステーションまたは同種のプロセッサを含むが、これらに限定されることはない。さらに、プロセッサ４１０は、ステート・マシンまたは同種のマシンのような専用ハードウェアで形成されてもよい。
【００２７】
メモリ４２０は、機械読取り可能な媒体を含む装置を表わす。例えば、メモリ４２０は、以下の１またはそれ以上のメモリを示すことがあり、すなわち、ハードディスク、フロッピーディスク、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、フラッシュ・メモリ、ＣＤＲＯＭ、またはプロセッサ４１０のようなマシンによって読取り可能な媒体を含むあらゆる他のタイプのメモリを表わす。いくつかの実施例では、メモリ４２０は、本発明の様々な方法の実現のための命令を格納することができる。
【００２８】
いくつかの実施例の動作では、プロセッサ４１０は、メモリ４２０から命令とデータを読み出し、それに応答する動作実行する。例えば、本発明の様々な方法の実現は、メモリ４２０から命令を読み出す一方で、プロセッサ４１０によって実行される。
【００２９】
制御可能バイアス回路４３０は、１またはそれ以上のバイアス電圧を生成し、それらを増幅器４４０に提供する。例えば、制御可能バイアス回路４３０は、図１−図３に示されるような様々なトランジスタにバイアスを与えるためにＶＢＩＡＳ１、ＶＢＩＡＳ２、または、ＶＢＩＡＳ３の１またはそれ以上を生成する。いくつかの実施例では、制御可能バイアス回路４３０は、電圧制御電流源１３０（図１）のような電圧で制御される電流源を含む。いくつかの実施例では、制御可能バイアス回路３１０は、様々なバイアス電圧を修正するために別々に制御可能な複数のバイアス回路を含む。
【００３０】
様々なバイアス電圧は、ノード４３２上で増幅器４４０に提供される。いくつかの実施例では、ノード４３２は、複数の物理的な導体を含み、その各々は個別のバイアス電圧を提供する。他の実施例では、様々なバイアス電圧は、ノード４３２で単一の導体で多重化される。ノード４３２によって表わされる物理的な導体数およびタイプは、本発明によって制限されることはない。
【００３１】
図４に示されるように、システム４００の様々なブロックは、別々に実施される。いくつかの実施例では、図示されたブロックの２またはそれ以上は、単一の集積回路ダイ上で実現されてもよい。例えば、プロセッサ４１０およびメモリ４２０は、デジタル処理ブロック４６０と共に同じ集積回路上に実現され得る。さらに例えば、いくつかの実施例では、アンテナ４４２を除くブロックは、すべて単一の集積回路に含まれてもよい。本発明の範囲を逸脱せずに、単一の集積回路ダイ上に回路を任意に組合せることも可能である。
【００３２】
図４はアンテナと共に使用される増幅器を示すが、これは本発明を制限するものではない。例えば、多くの電子システムは、アンテナを使用しない増幅器４４０を使用する。例えば、いくつかの実施例では、増幅器４４０はオプトエレクトロニクス・システムに含まれており、光学的な信号から変換された電気信号を増幅するために使用される。これらの実施例では、必ずしもアンテナを利用することしない。
【００３３】
図５は、本発明の様々な実施例に従う電子システムを示す。システム５００は、アンテナ４４２、増幅器４４０、ＲＦ処理ブロック４５０、デジタル処理ブロック４６０、プロセッサ４１０、および、メモリ４２０を含む。システム５００は、さらに信号発生器５１０、デジタル・アナロク変換器（ＤＡＣ：Digital-to-Analog Converter）５２０、および、アナログ・デジタル変換器（ＡＤＣ：Analog -to-Digital Converter）５３０を含む。
【００３４】
デジタル・アナロク変換器５２０はバイアス電圧を生成し、それらをノード５２２上で増幅器４４０に提供する。いくつかの実施例では、ＤＡＣ５２０は、制御可能バイアス回路４３０（図４）のような１またはそれ以上の制御可能バイアス回路として役立つ。さらに、いくつかの実施例では、ＤＡＣ５２０は複数のデジタル・アナロク変換器を含む。
【００３５】
様々なバイアス電圧は、ノード５２２上で増幅器４４０に提供される。いくつかの実施例では、ノード５２２は、複数の物理的な導体を含み、その各々は個別のバイアス電圧を供給する。他の実施例では、様々なバイアス電圧は、ノード５２２で単一の導体で多重化される。ノード５２２によって表わされる物理的な導体数およびタイプは、本発明によって制限されることはない。
【００３６】
いくつかの実施例では、信号発生器５１０は、増幅器４４０の入力でリファレンス信号を条件付きで駆動する。さらに、いくつかの実施例では、ＡＤＣ５３０は、増幅器４４０からの信号出力の信号特性を測定し、バス５１２を介してシステム５００の他のブロックにその信号の特性情報を提供する。
【００３７】
システム５００は、増幅器４４０を含むシステムの様々な部分を正確に較正するための信号発生器５１０を利用する。例えば、プロセッサ４１０は、信号発生器５１０を使用して、リファレンス信号を増幅器４４０に注入し、ＡＤＣ５３０を使用して、信号特性を測定し、ＤＡＣ５２０の動作に影響を及ぼすことによりバイアス電圧を変更する。これらの実施例では、ダーリントン対の入力トランジスタ上のバイアス電圧は、増幅器４４０の動作周波数特性を変更するため、あるいは増幅器４４０中のノイズを低減させるために、修正される。さらに、これらの実施例では、カスコード・トランジスタ上のバイアス電圧は、増幅器４４０の利得を変更するために修正される。
【００３８】
自動利得制御（ＡＧＣ）ループは、増幅器４４０、ＡＤＣ５３０およびＤＡＣ５２０から形成される。例えば、ＡＤＣ５３０は、出力信号レベルを測定し、増幅器４４０の利得に影響を及ぼすためにＤＡＣ５２０の出力を調整する。
【００３９】
ＡＤＣ５３０は、増幅器４４０によって駆動される出力信号の信号特性を測定することができる装置を表わす。いくつかの実施例では、信号特性は、アナログ・デジタル変換器以外の装置を使用して測定される。例えば、いくつかの実施例では、ピーク検出器、エンベロープ検出器、または、他の信号特性測定装置が、ＡＤＣ５３０に代わって、あるいはＡＤＣ５３０を加えて利用される。
【００４０】
図５に示される様々なブロックは、バス５１２で結合される。バス５１２は、任意の導体数も含むあらゆるタイプのバスである。例えば、バス５１２は、あらゆるタイプの通信用インターフェイスであり、シリアル・インターフェイス、パラレル・インターフェイス、プロセッサ・バス、システム・バス、または同種のバスを含むが、これらに限定されることはない。
【００４１】
図５に示されるように、システム５００の様々なブロックは、別々に実施される。いくつかの実施例では、図示されたブロックの２またはそれ以上は、単一の集積回路ダイ上で実現されてもよい。例えば、プロセッサ４１０およびメモリ４２０は、デジタル処理ブロック４６０と共に同じ集積回路上に実現され得る。さらに例えば、いくつかの実施例では、アンテナ４４２を除くブロックは、すべて単一の集積回路に含まれてもよい。本発明の範囲を逸脱せずに、単一の集積回路ダイ上に回路を任意に組合せることも可能である。
【００４２】
図５は、アンテナと共に使用される増幅器を示すが、これは本発明を制限するものではない。例えば、多くの電子システムは、アンテナを使用しない増幅器４４０を使用する。例えば、いくつかの実施例では、増幅器４４０はオプトエレクトロニクス・システムに含まれており、光学的な信号から変換された電気信号を増幅するために使用される。これらの実施例では、必ずしもアンテナを利用することしない。
【００４３】
システム、増幅器、ダーリントン・トランジスタ対、制御可能バイアス回路および本発明の他の実施例は、多くの方法で実施することができる。いくつかの実施例では、それらは集積回路中で実施される。いくつかの実施例では、本発明の様々な実施例の設計上の記述は、設計者が特注または半特注設計に含めることができるライブラリに含まれている。例えば、開示された実施例のいずれも、ＶＨＤＬまたはＶｅｒｉｌｏｇのような合成可能なハードウェア設計言語で実現でき、標準セル設計、ゲート・アレイまたはその他同種のものへ含めるために設計者に提供される。同様に、本発明のあらゆる実施例は、特定の製造プロセスに照準が定められたハード・マクロとして表わすことができる。例えば、ここに説明された増幅器実施例のうちのどれも、集積回路の層に割り当てられた多角形として表わされる。
【００４４】
図６は、本発明の様々な実施例に従うフローチャートを示す。いくつかの実施例では、方法６００、あるいはその一部は、電子システム、プロセッサまたは制御ループによって行なわれ、それらの実施例は様々な図面中に示される。他の実施例では、方法６００のすべてまたはその一部は、制御回路またはプロセッサによって実行される。方法６００は、その方法を実行する装置またはソフトウェア要素の特定のタイプによって制限されることはない。方法６００における様々な動作は、図示された順序で実行されてもよいし、順序で実行されてもよい。さらに、いくつかの実施例では、図６に記載されたいくつかの動作は、方法６００から省略されてもよい。
【００４５】
方法６００はブロック６１０から開始し、ダーリントン対における入力トランジスタのバイアス電流が増加させる。いくつかの実施例では、これによって、トランジスタ１１０（図１，図２，図３）中のコレクタからエミッタへのバイアスへ電流が増加する。他の実施例では、これは、同じトランジスタ中のベースからエミッタへのバイアス電流を増加させることに対応する。さらに別の実施例では、これによって、トランジスタ１１０中のコレクタからエミッタへのバイアスへ電流およびベースからエミッタへのバイアス電流の両方が増加することになる。
【００４６】
６２０で、リファレンス信号が入力トランジスタのベースに与えられる。これは、増幅器４４０（図５）の入力上の信号を駆動する信号発生器５１０（図５）のような信号発生器に対応する。６３０で、ダーリントン対の出力電圧が測定される。ダーリントン対の出力電圧は多くの異なる方法で測定できる。いくつかの実施例では、その出力電圧は、ＡＤＣ５３０（図５）のようなアナログ・デジタル変換器を使用して測定される。
【００４７】
６４０で、入力トランジスタのベースに加えられたバイアス電圧が修正され、また、６５０で、入力トランジスタのエミッタに加えられたバイアス電圧が修正される。これらのバイアス電圧の修正は多くの異なる目的に役立つ。例えば、バイアス電圧の修正によって、ダーリントン対における入力トランジスタ中のバイアス電流の大きさを変え、増幅器の動作特性を変更する。例えば、利得帯域幅積、最大動作周波数、および、雑音指数のような動作特性は、バイアス電圧の値を変えることにより修正される。
【００４８】
６６０で、上部電源ノードとダーリントン対との間に結合されたカスコード・トランジスタ上のバイアス電圧は修正される。例えば、図３を参照して、ＶＢＩＡＳ３は、カスコード・トランジスタ３１０の動作に影響を及ぼすために修正される。
【００４９】
いくつかの実施例では、上述に関連する様々なバイアス電圧は、６３０で測定された出力信号の信号特性に応答して修正される。さらに、様々なバイアス電圧は、加えられたリファレンス信号と測定された出力電圧の特性と間の関係に応答して修正されてもよい。
【００５０】
本発明は、ある実施例に関連して説明されたが、当業者が容易に理解するように、本発明の思想および範囲から逸脱せずに、修正と変更が行われることが理解される。そのような修正および変更は、本発明および添付された請求項の範囲内にあると考えられる。
【図面の簡単な説明】
【００５１】
【図１】本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。
【図２】本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。
【図３】本発明の様々な実施例に従うダーリントン・トランジスタ対を含む回路図を示す。
【図４】本発明の様々な実施例に従う電子システムのブロック図を示す。
【図５】本発明の様々な実施例に従う電子システムのブロック図を示す。
【図６】本発明の様々な実施例に従うフローチャートを示す。
【特許請求の範囲】
【請求項１】
ダーリントン対として結合された入力トランジスタおよび第２トランジスタと、
前記入力トランジスタ中のコレクタからエミッタへのバイアス電流を増加させるバイアス回路と、
を含むことを特徴とする装置。
【請求項２】
前記バイアス回路は、電圧制御電流源を含むことを特徴とする請求項１記載の装置。
【請求項３】
前記バイアス回路は、前記第２トランジスタ上のベース電圧を実質的に一定に維持するために結合された演算増幅器を含むことを特徴とする請求項１記載の装置。
【請求項４】
上部電源ノードと、前記入力および第２トランジスタのコレクタと、の間に結合されたカスコード・トランジスタをさらに含むことを特徴とする請求項１記載の装置。
【請求項５】
前記カスコード・トランジスタにバイアスを与える第２バイアス回路をさらに含むことを特徴とする請求項４記載の装置。
【請求項６】
前記入力トランジスタのベースにバイアス電圧を印加する第３バイアス回路をさらに含むことを特徴とする請求項１記載の装置。
【請求項７】
前記入力トランジスタは、ヘテロ接合バイポーラ・トランジスタを含むことを特徴とする請求項６記載の装置。
【請求項８】
前記入力トランジスタは、りん化インジウム・トランジスタを含むことを特徴とする請求項６記載の装置。
【請求項９】
前記バイアス回路は、デジタル・アナロク変換器を含むことを特徴とする請求項１記載の装置。
【請求項１０】
前記第２トランジスタのコレクタに結合されたインダクタをさらに含むことを特徴とする請求項１記載の装置。
【請求項１１】
前記第２トランジスタのエミッタに結合されたインダクタをさらに含むことを特徴とする請求項１記載の装置。
【請求項１２】
ダーリントン対として結合された入力トランジスタおよび第２トランジスタを含む増幅器と、
前記入力トランジスタのエミッタに結合された制御可能バイアス回路と、
前記制御可能バイアス回路の動作に影響を及ぼす制御回路と、
を含むことを特徴とする装置。
【請求項１３】
前記入力トランジスタのベースに結合された第２制御可能バイアス回路をさらに含むことを特徴とする請求項１２記載の装置。
【請求項１４】
前記制御可能バイアス回路は、誤差増幅器として結合された演算増幅器を含むことを特徴とする請求項１２記載の装置。
【請求項１５】
前記演算増幅器の出力と前記入力トランジスタの前記エミッタとの間の低域フィルタをさらに含むことを特徴とする請求項１４記載の装置。
【請求項１６】
前記制御回路は、デジタル・アナロク変換器を含むことを特徴とする請求項１２記載の装置。
【請求項１７】
前記制御回路は、プロセッサを含むことを特徴とする請求項１２記載の装置。
【請求項１８】
上部電源ノードと前記入力トランジスタのコレクタとの間に結合されたカスコード・トランジスタをさらに含むことを特徴とする請求項１２記載の装置。
【請求項１９】
前記カスコード・トランジスタの制御ノードに結合された制御可能バイアス回路をさらに含むことを特徴とする請求項１８記載の装置。
【請求項２０】
前記制御回路は、前記カスコード・トランジスタのための前記制御可能バイアス回路の動作に影響を及ぼすために結合されることを特徴とする請求項１９記載の装置。
【請求項２１】
前記増幅器の出力と前記カスコード・トランジスタのための前記制御可能バイアス回路との間に結合された自動利得制御回路をさらに含むことを特徴とする請求項１９記載の装置。
【請求項２２】
アンテナと、
前記アンテナに結合された増幅器であって、前記増幅器はダーリントン対として結合された入力トランジスタおよび第２トランジスタを含む、増幅器と、
前記入力トランジスタのエミッタに結合された制御可能バイアス回路と、
前記制御可能バイアス回路の動作に影響を及ぼす制御回路と、
を含むことを特徴とする電子システム。
【請求項２３】
前記入力トランジスタのベースに結合された第２制御可能バイアス回路をさらに含むことを特徴とする請求項２２記載の電子システム。
【請求項２４】
前記制御可能バイアス回路は、誤差増幅器として結合された演算増幅器を含むことを特徴とする請求項２２記載の電子システム。
【請求項２５】
前記制御回路は、プロセッサを含むことを特徴とする請求項２２記載の電子システム。
【請求項２６】
電圧経路から前記入力トランジスタのエミッタへの電流経路を提供することによりダーリントン対の入力トランジスタ中のバイアス電流を増加させる段階を含むことを特徴とする方法。
【請求項２７】
リファレンス信号を前記入力トランジスタのベースに与える段階と、
前記ダーリントン対の出力電圧を測定する段階と、
をさらに含ことを特徴とする請求項２６記載の方法。
【請求項２８】
前記入力トランジスタの前記ベースに印加されたバイアス電圧を修正する段階をさらに含むことを特徴とする請求項２７記載の方法。
【請求項２９】
バイアス電流を増加させる段階は、電圧で制御可能な電流源上のバイアス電圧を変更する段階を含むことを特徴とする請求項２７記載の方法。
【請求項３０】
上部電源ノードと前記ダーリントン対との間に結合されたカスコード・トランジスタ上のバイアス電圧を修正する段階をさらに含むことを特徴とする請求項２７記載の方法。
【請求項１】
ダーリントン対として結合された入力トランジスタおよび第２トランジスタと、
前記入力トランジスタ中のコレクタからエミッタへのバイアス電流を増加させるバイアス回路と、
を含むことを特徴とする装置。
【請求項２】
前記バイアス回路は、電圧制御電流源を含むことを特徴とする請求項１記載の装置。
【請求項３】
前記バイアス回路は、前記第２トランジスタ上のベース電圧を実質的に一定に維持するために結合された演算増幅器を含むことを特徴とする請求項１記載の装置。
【請求項４】
上部電源ノードと、前記入力および第２トランジスタのコレクタと、の間に結合されたカスコード・トランジスタをさらに含むことを特徴とする請求項１記載の装置。
【請求項５】
前記カスコード・トランジスタにバイアスを与える第２バイアス回路をさらに含むことを特徴とする請求項４記載の装置。
【請求項６】
前記入力トランジスタのベースにバイアス電圧を印加する第３バイアス回路をさらに含むことを特徴とする請求項１記載の装置。
【請求項７】
前記入力トランジスタは、ヘテロ接合バイポーラ・トランジスタを含むことを特徴とする請求項６記載の装置。
【請求項８】
前記入力トランジスタは、りん化インジウム・トランジスタを含むことを特徴とする請求項６記載の装置。
【請求項９】
前記バイアス回路は、デジタル・アナロク変換器を含むことを特徴とする請求項１記載の装置。
【請求項１０】
前記第２トランジスタのコレクタに結合されたインダクタをさらに含むことを特徴とする請求項１記載の装置。
【請求項１１】
前記第２トランジスタのエミッタに結合されたインダクタをさらに含むことを特徴とする請求項１記載の装置。
【請求項１２】
ダーリントン対として結合された入力トランジスタおよび第２トランジスタを含む増幅器と、
前記入力トランジスタのエミッタに結合された制御可能バイアス回路と、
前記制御可能バイアス回路の動作に影響を及ぼす制御回路と、
を含むことを特徴とする装置。
【請求項１３】
前記入力トランジスタのベースに結合された第２制御可能バイアス回路をさらに含むことを特徴とする請求項１２記載の装置。
【請求項１４】
前記制御可能バイアス回路は、誤差増幅器として結合された演算増幅器を含むことを特徴とする請求項１２記載の装置。
【請求項１５】
前記演算増幅器の出力と前記入力トランジスタの前記エミッタとの間の低域フィルタをさらに含むことを特徴とする請求項１４記載の装置。
【請求項１６】
前記制御回路は、デジタル・アナロク変換器を含むことを特徴とする請求項１２記載の装置。
【請求項１７】
前記制御回路は、プロセッサを含むことを特徴とする請求項１２記載の装置。
【請求項１８】
上部電源ノードと前記入力トランジスタのコレクタとの間に結合されたカスコード・トランジスタをさらに含むことを特徴とする請求項１２記載の装置。
【請求項１９】
前記カスコード・トランジスタの制御ノードに結合された制御可能バイアス回路をさらに含むことを特徴とする請求項１８記載の装置。
【請求項２０】
前記制御回路は、前記カスコード・トランジスタのための前記制御可能バイアス回路の動作に影響を及ぼすために結合されることを特徴とする請求項１９記載の装置。
【請求項２１】
前記増幅器の出力と前記カスコード・トランジスタのための前記制御可能バイアス回路との間に結合された自動利得制御回路をさらに含むことを特徴とする請求項１９記載の装置。
【請求項２２】
アンテナと、
前記アンテナに結合された増幅器であって、前記増幅器はダーリントン対として結合された入力トランジスタおよび第２トランジスタを含む、増幅器と、
前記入力トランジスタのエミッタに結合された制御可能バイアス回路と、
前記制御可能バイアス回路の動作に影響を及ぼす制御回路と、
を含むことを特徴とする電子システム。
【請求項２３】
前記入力トランジスタのベースに結合された第２制御可能バイアス回路をさらに含むことを特徴とする請求項２２記載の電子システム。
【請求項２４】
前記制御可能バイアス回路は、誤差増幅器として結合された演算増幅器を含むことを特徴とする請求項２２記載の電子システム。
【請求項２５】
前記制御回路は、プロセッサを含むことを特徴とする請求項２２記載の電子システム。
【請求項２６】
電圧経路から前記入力トランジスタのエミッタへの電流経路を提供することによりダーリントン対の入力トランジスタ中のバイアス電流を増加させる段階を含むことを特徴とする方法。
【請求項２７】
リファレンス信号を前記入力トランジスタのベースに与える段階と、
前記ダーリントン対の出力電圧を測定する段階と、
をさらに含ことを特徴とする請求項２６記載の方法。
【請求項２８】
前記入力トランジスタの前記ベースに印加されたバイアス電圧を修正する段階をさらに含むことを特徴とする請求項２７記載の方法。
【請求項２９】
バイアス電流を増加させる段階は、電圧で制御可能な電流源上のバイアス電圧を変更する段階を含むことを特徴とする請求項２７記載の方法。
【請求項３０】
上部電源ノードと前記ダーリントン対との間に結合されたカスコード・トランジスタ上のバイアス電圧を修正する段階をさらに含むことを特徴とする請求項２７記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５１３５７４（Ｐ２００７−５１３５７４Ａ）
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−５４２６１４（Ｐ２００６−５４２６１４）
【出願日】平成１６年１１月１７日（２００４．１１．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３８７３０
【国際公開番号】ＷＯ２００５／０６２４６３
【国際公開日】平成１７年７月７日（２００５．７．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１６年１１月１７日（２００４．１１．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３８７３０
【国際公開番号】ＷＯ２００５／０６２４６３
【国際公開日】平成１７年７月７日（２００５．７．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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