【課題】非同期吸収のための固定的なパルスの引き伸ばしでは、データ転送性能の劣化が起こる。
【解決手段】前段と後段のクロックドメインの動作周波数が用途に応じて様々な周波数に切り替わることが想定されるとき、複数の非同期吸収経路のうちのいずれかをセレクタ２１で選択できるようにし、周波数比レジスタ３０に設定された前段と後段のクロック周波数比の情報等をもとにしたセレクタ制御回路２００の動作により、パルスの引き伸ばし等の非同期吸収で必要となる周波数依存の処理について最適な非同期吸収経路を選択する。 （もっと読む）

【課題】ＨＤＭＩで接続されるＡＶシステムにおいて、２つの機器間での双方向的なデータ伝送を低コストで実現する。
【解決手段】ＨＤＭＩソースであるオーディオアンプ装置とＨＤＭＩシンクであるディスプレイ装置との間を、ＩＥＥＥ１３９４などによる補助伝送路でも接続し、ディスプレイ装置３が他の装置からＨＤＭＩ経由で受信したデータのオーディオアンプ装置２への伝送は、補助伝送路を用いる。そのうえで、ディスプレイ装置３は、ＡＣＲにより再生成したクロックと、オーディオアンプ装置２からＨＤＭＩ経由で受信したＴＭＤＳクロックによりＣＴＳを生成し、これを分周比値Ｎとともに補助伝送路経由で送信する。オーディオアンプ装置は、受信したＣＴＳとＮからオーディオ信号用のクロックを生成する。 （もっと読む）

変調キャリア信号をツリーネットワークに入力し、ツリーネットワークから取り出された信号を処理して、位相同期キャリアを有する出力信号を発生させる、方法及び請求項ステムが開示される。 （もっと読む）

【課題】入力信号におけるデューティ比の制約を無くし、コストや基板面積や回路設計上の制約を取り払うことができる通信装置、ベースバンド信号処理装置及び受信処理方法を提供する。
【解決手段】ＶＣＴＣＸＯ１６と、ＶＣＴＣＸＯ１６からの第１クロック信号ａを分周するクロック分周回路２７と、クロック分周回路２７から出力された分周クロック信号ｂが入力され、入力された分周クロック信号ｂを所定倍して第２クロック信号ｃを生成するＰＬＬ部２８と、ＰＬＬ部２８で生成された第２クロック信号ｃによってベースバンド信号処理を行うベースバンド信号処理部２２と、を含む。第１クロック信号ａと第２クロック信号ｃとが同じ周波数となるように生成する。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】無線受信機の処理の負荷を軽減することができる無線通信システム及び無線通信方法を提供する。
【解決手段】無線送信機及び無線受信機は基準信号を出力する基準クロックを夫々備え、基準信号が出力されるタイミングは無線送信機及び無線受信機の間で同期される（ｂ及びｆ）。無線送信機からは基準信号が出力されるタイミングに従って時刻ｔ₁ に信号が送信される（ｄ）。無線受信機は任意の起動タイミング（ｇ）に従い時刻ｔ₂ より受信を開始するが（ｈ）、基準信号が出力されるタイミングに基づいて信号の送信が開始された時刻ｔ₁ を特定することができる。 （もっと読む）

【課題】サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる受信装置を提供する。
【解決手段】受信装置１では、位相調整回路５０により位相調整されたクロック信号に基づいて、サンプリングクロック信号生成回路４０により、多相のサンプリングクロック信号が生成される。サンプラブロック回路３０_ｎにより、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータがサンプリングされて出力される。位相調整回路５０におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路３０_ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。 （もっと読む）

【課題】再生データに含まれるジッタを簡易且つ正確にモニタ可能にする。
【解決手段】入力データＤｉｎを入力して第１再生クロックＣＬＫ１を出力する第１クロック再生部１０と、前記入力データＤｉｎと前記第１再生クロックＣＬＫ１を入力して再生データＤｏｕｔを出力するデータ再生部２０と、前記再生データＤｏｕｔを入力して第２再生クロックＣＬＫ２を出力する第２クロック再生部３０と、前記第２再生クロックＣＬＫ２を入力してジッタ量を検出するジッタ検出部とを備える。ジッタ検出部は、ゲーティング回路４０、積分回路５０およびジッタ算出回路６０からなる。 （もっと読む）

【課題】同期元基準信号のジッタ、ワンダの影響を除去可能とする回路の提供。
【解決手段】到着クロックに同期した同期基準信号を出力する同期元クロック受信部と、同期元クロック監視用の複数のウィンドウを生成するウィンドウ生成部と、ウインドウがアクティブのとき同期基準信号がアクティブの場合、アクティブの出力信号を出力する複数の判定部と、複数の判定部からの出力信号をカウントし同期基準信号が各ウィンドウのタイミングで何回検出されたかをカウントする複数のカウンタとを備えている入力クロック監視部と、予め設定された閾値と複数のカウンタよりそれぞれ出力されたカウント値の比較を行い、比較結果とカウント値を出力する複数の比較部と、複数の比較部から出力された閾値との比較結果を元に入力クロック監視部の判定部の制御を行う閾値判定部を備えたクロック補正判定部と、判定結果収集部と、ＰＬＬを備える。 （もっと読む）

【課題】異なる周波数のクロック信号に同期した非同期関係にある複数のデータ信号を送受信するシステムにおいて、クロック信号の伝送線数を削減すると共に、各クロックの周波数差が小さくても受信回路の回路規模を簡略化する。
【解決手段】最速クロック選択手段１１１は、互いに非同期であるが、大きく周波数の違わない周波数関係にある入力クロック信号Ａ４〜Ａ６のうち、最も周波数の高いクロック信号だけを最速のクロック信号として、データ入力信号Ａ１〜Ａ３と共に送信する。受信回路１２内のクロック生成手段１２１〜１２３は、受信したデータ信号と受信した最速クロック信号との位相差を検出して位相情報信号を生成し、その位相情報信号の論理レベルに応じて、受信した最速クロック信号の正相又は逆相を選択することにより、データ信号をリタイミングするためのデータ信号の擬似的な周波数の生成クロック信号を生成する。 （もっと読む）

【課題】小さな消費電力でノイズの発生を防ぐ処理を行うことが可能な音声データ処理装置を提供すること。
【解決手段】第１のクロックに同期して入力されたデジタル信号に含まれる連続する音声データを内部クロックが第２のクロックの音声出力装置へ送出する音声データ処理装置であって、音声データを格納する第１のメモリと、第１のメモリより１つ前の音声データを格納する第２のメモリと、第１、第２のクロックの位相を比較して、位相差検出信号を出力する位相比較部と、デジタル信号から音声データと第１のクロックとを分離し、音声データを第１のメモリに出力するセパレータ部と、位相差検出信号に基づいて、同期と判定すると第１のメモリの音声データ、同期していないと判定すると第２のメモリの音声データをそれぞれ第２のクロックに同期させて送出させた後に、第１のメモリの音声データを第２のメモリへ格納させる制御部と、を有する。 （もっと読む）

【課題】画素の伝送速度および品質を向上させる低圧差動信号受信装置を提供する。
【解決手段】２つの差動受信器、２つのオーバーサンプリング器、位相ロックループ器およびクロックデータ境界検出論理モジュールから構成され、クロック信号およびデータ信号を同一の回路配置の経路を通して伝送し、クロック信号を他の１つのデータ信号とし、非同期クロックにより入力クロックとデータに対する周波数にし、特定のクロックデータ境界検出論理モジュールを通して、クロックの変換を検出し、クロックとデータサンプリングからデータビットを分析する低圧差動信号受信装置である。これにより、クロックとデータ信号の遅延時間が一致し、クロックとデータとの間の時差によるオーバーサンプリングエラーの状況を回避し、オーバーサンプリング周波数を正確に向上し、電圧変化の影響を受けることなく、画素伝送効率および品質を向上させることができる。 （もっと読む）

【課題】 数種類の異なる周波数のクロックが混在していても簡便に利用可能な、新規かつ改良されたタイミング差検出装置、タイミング制御装置、送信器、受信器およびタイミング差検出方法を提供すること。
【解決手段】 複数の周波数が混在するクロック信号を所定の周波数帯が含まれる複数のクロック信号に分離するクロック信号分離部１１３と、クロック信号分離部１１３で分離した複数のクロック信号の周波数を統一する周波数統一部１１９と、周波数統一部を通過した複数の信号の強度をそれぞれ検出する強度検出器１２６ａ、１２６ｂ、１２６ｃと、周波数統一部１１９を通過した信号の中で最大の強度の信号を選択するスイッチ１３０と、２つのスイッチ１３０から出力した信号のタイミング差を検出するミキサ１８０と、を含むことを特徴とする、タイミング差検出装置１００が提供される。 （もっと読む）

【課題】ある程度の高速性を得ながら、信号線数が少なく、回路規模を小さくする事の出来る非同期シリアル通信方法及び非同期シリアル通信装置を提供する。
【解決手段】送信側において、信号レベルを所定のレベルへ変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に１ビットの送出データを送出するステップと、受信側において、信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記１ビットの送出データを取り込むステップとを含む。 （もっと読む）

【課題】１つのクロック信号抽出装置で、２種以上のクロック周波数の入力光信号からクロック信号を抽出する。
【解決手段】光変調部２０ａ、基準信号生成部３０ａ、位相比較部、変調電気信号生成部５０及びクロック信号生成部６０ａを備えている。光変調部は、クロック周波数が第１又は第２の周波数である入力光信号を、周波数が第１及び第２の周波数の平均値である変調電気信号によって変調して変調光パルス信号を出力する。基準信号生成部は、周波数が、第１及び第２の周波数の差の２分の１である基準電気信号を出力する。位相比較部は、変調光パルス信号と基準電気信号の位相を比較して、位相比較信号として出力する。変調電気信号生成部は、位相比較信号が入力されて、変調電気信号を出力する。クロック信号生成部は、変調電気信号と基準電気信号をミキシングすることにより合成信号を生成した後、第１の周波数又は第２の周波数のクロック信号を出力する。 （もっと読む）

【課題】 フレーム形式で伝送されたラインデータからクライアントデータを取り出して一時的にデマッピングＦＩＦＯ１２に蓄え、このデマッピングＦＩＦＯ１２へのデータの書き込み頻度に対応して位相同期ループによりクライアントデータのクロックを再生して、デマッピングＦＩＦＯ１２からクライアントデータを読み出す構成において、ラインデータに含まれるヘッダ領域やエラー訂正領域によって書き込み周期にギャップがあるため、データの書き込み周期を位相比較の基準としてクロックを再生するのでは、回路が複雑となる。
【解決手段】 仮想データ量カウンタ１５を設け、受信したラインデータのフレーム間隔とその期間のデータ量とからデマッピングＦＩＦＯ１２に蓄積されていると推定されるクライアントデータの仮想データ量を計数し、その計数値に基づいて、位相同期ループにおける位相基準となる位相比較信号を生成する。 （もっと読む）

【課題】通信品質を維持しながら、データ信号線にかかる負荷を軽減して、データチャネルのスループットを向上させることが可能な送受信技術を提供する。
【解決手段】送受信機において、送信側には、クロック信号線にリンク情報を符号化したビットデータ列を送信する符号化回路１１を有し、受信側には、クロック信号線から受信した信号からクロック成分を抽出するクロック・データ再生回路１７と、この抽出した信号を復号化してリンク情報を再生する復号化回路１９と、クロック成分を元に１ビット未満のスキューを調整するビットデスキュー回路２１とを有する。 （もっと読む）

方法及びシステムは、複数の低電圧差動信号（ＬＶＤＳ）チャネル（５０）を介してペイロードデータを伝達する。第１装置（１００）は、ペイロードデータ及び同期情報を、ペイロードデータに同期するワードクロックと共に、Ｎ個のＬＶＤＳチャネル（５０）を介して第２装置（１５０）へ送信する。第２装置は、ワードクロックからＭ個のＬＶＤＳ受信クロックを生成する。各ＬＶＤＳ受信クロックは、ワードクロックの周波数のＰ倍である同じ周波数を有し、且つ、異なる位相を有する。第２装置（１５０）のＮ個のＬＶＤＳ受信器（１６０）の夫々は、Ｍ個のＬＶＤＳ受信クロックの夫々について相関値を生成するようＭ個のＬＶＤＳ受信クロックの夫々を用いて同期データを基準ワードと関連付け、最大相関値を生成する選択されたＬＶＤＳ受信クロックを選択し、この選択されたＬＶＤＳ受信クロックにより対応するＬＶＤＳチャネルについてペイロードデータを受信する。
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【課題】データ記憶回路から出力される記憶データが現在の入力データと異なっていても、誤データを出力することを防止する。
【解決手段】同期化回路１は、一定の周期ごとに入力データＤ１を記憶するデータ記憶回路５と、データ記憶回路５に記憶された入力データＤ１が確定している場合は、その確定したデータを出力し、記憶された入力データＤ１が確定していない場合は、その直前に確定したデータを出力する誤データ出力防止回路２とを備える。 （もっと読む）

【課題】外部からシリアルクロックおよびデータを入力して演算処理する半導体集積回路装置において、チップ面積の低減し、回路レイアウトを容易にすることを目的とする。
【解決手段】外部からシリアル受信データを入力すると共に、受信ステートマシン部２０からコントロール信号を入力した際、シリアル受信データを構成する複数のｂｉｔ数のデータのうち、コントロール信号が示す内容に対応したデータを、データレジスタ群４０の各データレジスタ４１〜４４の中で当該データに対応したデータレジスタに選択的に入力するセレクタ３０を備えた構成とする。 （もっと読む）