【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃと、ワード線駆動回路１０１とを含めた駆動回路上に、セルアレイ１０３ａ，１０３ｂ，１０３ｃを形成する。駆動回路とセルアレイ１０３ａ，１０３ｂ，１０３ｃが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】演算部と、メモリと、演算部及びメモリを制御する制御部と、を有し、制御部は、揮発性の記憶回路と揮発性の記憶回路に保持されたデータを記憶するための第１の不揮発性の記憶回路との組を複数有し、メモリは、第２の不揮発性の記憶回路を複数有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子とを有する。 （もっと読む）

【課題】リフレッシュに基づくＤＲＡＭのパフォーマンス低下を防ぐ技術を提供する。
【解決手段】電子機器１００は、メモリー制御回路１３０は、ＤＲＡＭ１４０を構成する記憶素子について、所定期間Ｔｓ内に少なくとも１回はリフレッシュがなされるように、所定間隔でＤＲＡＭ１４０に対してリフレッシュコマンドを発行する第１の分散リフレッシュ処理と、ＤＲＡＭ１４０への所定のリクエストがされることを契機として、当該所定間隔よりも短い間隔で集中的にリフレッシュコマンドを所定回数Ｎｃ発行する集中リフレッシュ処理と、所定回数Ｎｃのリフレッシュコマンドを発行し終えると、所定期間Ｔｓ内において未だにリフレッシュされていない残りの記憶素子についてリフレッシュするためのリフレッシュ間隔Ｔｒを算出し、算出した当該リフレッシュ間隔Ｔｒでリフレッシュコマンドを発行する第２の分散リフレッシュ処理と、を行う。 （もっと読む）

【課題】リフレッシュ制御信号を与える必要がなく、ＳＲＡＭと同様なアクセスが可能な、ＤＲＡＭコアを内蔵するシステムＬＳＩを提供する。
【解決手段】セルフリフレッシュタイマは常に動作状態とされリフレッシュ要求信号ＦＡＹを定期的に活性化する。行選択系回路／コマンド発生系回路１６は、リフレッシュ要求信号ＦＡＹと外部からのリードコマンドまたはライトコマンドとが競合したときには、たとえばリードやライト動作が終了してからリフレッシュ動作が行なわれるようにロウ系制御信号を制御する。サブメモリアレイＳＭＡは従来と比べて細分化され、リフレッシュサイクルは短時間で終了するので、リードサイクル時間内でリードとリフレッシュとを終了させることができ、ＳＲＡＭと同様な簡単な制御で使用できるＤＲＡＭコアを実現することができる。 （もっと読む）

【課題】複数の単位遅延素子から構成される可変遅延回路を用いてストローブ信号を遅延させるものであって、チップ毎の単位遅延時間のばらつきによらず、全単位遅延素子の動作テストを短時間で行うことができる遅延制御回路の提供。
【解決手段】遅延制御回路１は、基準クロック信号を遅延させる基準可変遅延回路３と、ストローブ信号を遅延させるストローブ可変遅延回路１７と、同一構成である上記可変遅延回路３，１７にテスト用遅延時間を設定するテスト用遅延制御回路９と、を備える。両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。また、テストの際、テスト用遅延制御回路９は、合計遅延時間を一定にしたまま、テスト用遅延時間の一方を増加させ他方を減少させてゆく。 （もっと読む）

【解決手段】
メモリデバイスがその入力又は動作環境における変化に応答してそれ自身を適応させ又はトレーニングすることができるシステム及び方法。メモリデバイス、例えばＤＲＡＭは、組み込まれたプログラム可能要素をそのインタフェース内に含む。プログラム可能要素は、例えば限定はされないがマイクロプロセッサ、マイクロコントローラ、又はマイクロシーケンサであってよい。プログラム可能要素は、メモリデバイスの環境における変化に応答して、メモリデバイスのインタフェースの動作に変化を生じさせるようにプログラムされる。 （もっと読む）

多重ポート（１２０）メモリ装置（１００）内のメモリバンク（１１０）を構成要素間で共有するための方法およびシステムが提供される。多重ポートメモリ装置は、システムの構成要素が取り付けられる複数のポートと、ポートのそれぞれにより共有される多重ポートメモリ装置内の複数のメモリバンクとを含む。各メモリバンクの各ポートにはバンク可用性ピンが追加される。バンクが特定ポートに対して使用可能な場合にはバンク可用性ピンはシグナリングされ、バンクが使用不能な場合にはバンク可用性ピンはシグナリングされない。こうして、共有を支援する少量の追加ハードウェアのみで、多重ポートメモリ装置をいくつかの構成要素により同時に共有させることができる。また、メモリバンクをリフレッシュする方法が提供される。
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【課題】フレームバッファの消費電力を低減し動作効率を向上させる。
【解決手段】 制御部１０８は画像データを出力部１０３のフレームバッファに書き込んで、出力部１０３はフレームバッファに記憶された画像データをＬＣＤ１２４に出力して表示させる。出力部１０３は、ＬＣＤ１２４の周期的な表示リフレッシュに伴って、フレームバッファから画像データを読み出してＬＣＤ１２４に供給する一方で、読み出しにより破壊された記憶内容を復元するためにプリチャージする。ただし、次のリフレッシタイミングまでに、データの書き込みが予定されている場合には、利用されないデータを書き込むことになるプリチャージを行わない。 （もっと読む）

【課題】ＤＲＡＭのリフレッシュを実行しつつ、ＤＲＡＭに係るデータ転送効率を向上する。
【解決手段】リフレッシュ制御部６３は、ＤＲＡＭ４のリフレッシュを実行してもよいタイミングを示す第１要求信号と、リフレッシュを必ず実行しなくてはならないタイミングを示す第２要求信号との２つのリフレッシュ要求信号をアービトレータ４１に発信する。一方で、アービトレータ４１には、複数のデータ転送部７ａ〜７ｅそれぞれからデータ転送を要求する転送要求信号が発信される。アービトレータ４１に第１要求信号が入力さたときに、転送要求信号が入力されていなければ、ＤＲＡＭ４においてリフレッシュが実行される。これにより、バス２０が混雑度が比較的低いときにリフレッシュが実行されるため、データ転送効率を向上できる。 （もっと読む）

【課題】高速でデータをアクセスすることのできる混載メモリを提供する。
【解決手段】矩形状のダイナミック・ランダム・アクセス・メモリセルアレイ（１）の４辺それぞれにレジスタ（２０，２２，３０，３２）を配置する。これらのレジスタは、メモリセルアレイの内部データ転送に用いられる内部データバス線（ＧＩＯ０−ＧＩＯｎ；ＧＩＯ０−ＧＩＯ１２７；ＳＧＩＯ０−ＳＧＩＯｎ）を介して相互接続される。内部データバス線はメモリセル上を渡って列方向に延在するように配置される。 （もっと読む）

【課題】安定的に動作する内部電源回路等を備えた半導体集積回路装置を提供する。
【解決手段】外部からの電源電圧で動作し内部電圧を形成する電源回路と、内部電圧が印加された内部回路とを備える。チャージポンプ回路の出力電圧と内部電圧との間に可変インピーダンス手段を設け、内部電圧に対応された基準電圧と内部電圧とを比較して両者が一致するよう可変インピーダンス手段を制御し、外部から供給された電圧と同じ極性の電圧を形成する第１電源回路及び異なる極性の電圧を形成する第２電源回路を設ける。第１電源回路のチャージポンプ回路の出力電圧は、内部回路を構成する素子が形成されるＰ型ウェルが形成されるＮ型ウェルに印加する。第２電源回路のチャージポンプ回路で形成された出力電圧は、内部回路を構成する素子が形成される上記Ｐ型ウェルに与えられる基板バックバイアス電圧としても用いる。 （もっと読む）

【課題】２のべき乗より少ない個数のメモリセルを有する半導体メモリにおいて、物理的に存在しないメモリセルを選択した際の消費電力を削減する。
【解決手段】アドレス入力がなされた場合、物理的に存在しない無効なアドレス入力か否か判断する回路を設け、無効なアドレスである場合にはセンスアンプやライトアンプ等の周辺回路を不活性化することにより消費電力を削減する。 （もっと読む）

【課題】 電源ノイズを小さくし、半導体メモリの誤動作を防止する。
【解決手段】 コラムメモリブロック群は、縦方向に配列されたメモリブロックにより構成される。ロウメモリブロック群は、横方向に配列されたメモリブロックにより構成される。第１ロウアドレスデコーダは、第１ロウアドレスに応じて複数の第１デコード信号のいずれかを活性化する。各ロウメモリブロック群に対応し、共通の電源線に接続された複数の増幅回路ブロックは、互いに異なる第１デコード信号を受ける。同時に動作する増幅回路ブロックに、異なる電源線を用いて電源が供給されるため、電源電圧のドロップを小さくでき、電源線に発生する電源ノイズを低減できる。この結果、半導体メモリの誤動作を防止できる。増幅回路ブロック上に配線される電源線の本数を少なくできるため、電源線のレイアウトの余裕度を大きくできる。 （もっと読む）

【課題】１つのメモリセルＭＣに対して２系統でアクセスできるようにする。
【解決手段】複数のメモリセルから構成されたメモリセルアレイを有し、各メモリセルは、フローティングボディを共有する第１、第２ＭＩＳＦＥＴからなり、それぞれのドレインは異なるビット線に、ゲートは異なるワード線に接続されており、前記メモリセルアレイのビット線の一方側に配置された第１センスアンプ回路と、ビット線の他方側に配置された第２センスアンプ回路と、前記メモリセルに対して第１の動作サイクルで読み出し又は書き込み動作である通常動作を行うために入力される第１外部ローアドレスと、第２の動作サイクルで通常動作を行うために入力される第２外部ローアドレスとを比較するローアドレス比較回路と、前記ローアドレス比較回路の比較結果に基づいて、前記第１、第２の動作サイクルにおけるアクセスをコントロールするコントロール回路と、を更に備える。 （もっと読む）

【課題】改良型３Ｔ１Ｄメモリ・セルを提供する。
【解決手段】メモリ・セルは、（１）第１の端子がビットラインに結合され、制御端子が第１の制御線に結合されている書込みスイッチ１３２５と、（２）２端子半導体デバイスの第１の端子が書込みスイッチの第２の端子に結合され、第２の端子が少なくとも１つの第２の制御線に結合され、第２の端子に対する第１の端子の電圧が閾値電圧を超えるときのキャパシタンスが閾値電圧を超えないときのキャパシタンスよりも大きくなる２端子半導体デバイス１３３０と、（３）制御端子が第２の制御線に結合され、第１の端子がビットラインに結合されている読出し選択スイッチ１３４０と、（４）制御端子がゲート制御ダイオードの第１の端子と書込みスイッチの第２の端子とに結合され、第１の端子が読出し選択ゲートの第２の端子に結合され、さらに、第２の端子が接地されている読出しスイッチ１３４５と、を備える。 （もっと読む）

【課題】 ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の円滑かつ効率的な検査を可能とする。
【解決手段】 システムＬＳＩ１０２の内部に、通常動作用のＤＲＡＭ制御回路１０８とは別に、テスト用ＤＲＡＭ制御回路１１２を設ける。そして、システムＬＳＩ１０２の個別検査時において、ＤＲＡＭ１０４が悪影響を与えないように、ＤＲＡＭ１０４のデータバスをハイインピーダンス状態とする、あるいは、ＤＲＡＭ１０４をディープパワーダウンモード等に移行させる。 （もっと読む）

【課題】アドレス空間が異なる複数のメモリブロックに対して、同時にテストを行う。
【解決手段】半導体装置１は、第１アドレス空間を有する第１メモリブロックＭＣＲ１と、前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックＭＣＲ２と、前記第１及び第２メモリブロックに対してテストアドレス及びテスト制御信号を供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路２とを具備し、前記第２メモリブロックＭＣＲ２は、前記第２アドレス空間に対応するアドレスを記憶する記憶回路３ａと、前記第２アドレス空間を超えたアドレスが前記テスト回路２により指定された場合に、前記テスト制御信号を不活性にする制御回路３ｂとを含む。 （もっと読む）

メモリシステムに実装されたメモリモジュールやメモリモジュール上に装着されたメモリをよいにテストモードに移行させることができる方法及びそれを実施するためのメモリ制御用レジスタの構造を提供する。メモリ製造会社毎にテストモードで移行するためのＭＲＳコード及び移行方法を異なるようにするので、メモリ制御用レジスタにメモリのテストＭＴＳ回数を入力し、テストＭＲＳコードを設定する。また、テストＭＲＳ回数を決定するレジスタのそれぞれのビットにはテストＭＲＳコードを格納しているレジスタが割り当てられている。
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