【課題】一方のコアから他方のコアに割込みによりイベントを通知する際、イベントの誤通知を検知できるマイコンを提供すること。
【解決手段】第１のコア５２と第２のコア５３間で通信する通信手段４３と、第１のコアと第２のコアが共有する共有メモリ５１と、外部信号を取得して第１の処理を実行し、第１の処理毎に所定情報を共有メモリに書き込む第１の処理手段５５と、通信手段を介して第２のコアに処理要求を出力する処理要求手段３３と、処理要求をトリガーに第２の処理を実行する第２の処理手段５６と、を有するマイコン１００において、第２のコアは、処理要求を受け付けた場合、共有メモリから最新の所定情報と前回の所定情報を読み出し、最新の所定情報と前回の所定情報に規定された関係がある場合のみ、第２の処理手段に第２の処理の実行を許可する比較手段５７、を有する。 （もっと読む）

【課題】スループットを維持しつつ、命令間の順序保証を行うこと。
【解決手段】本発明にかかる要求転送装置は、複数の要求元のそれぞれから、複数の要求先のいずれかが指定された複数の要求を含む要求群を受け付け、受け付けた要求群に含まれる各要求に対して、当該要求群を識別するための識別情報を付加し、識別情報を対応付けた複数の領域に予め分割され、複数の要求先に対応する複数のバッファのうち、各要求に指定された要求先に対応するバッファ内で付加された識別情報に対応付けられた領域へ各要求を格納し、複数のバッファのそれぞれから、識別情報に対応付けられた領域単位に、格納された要求を読み出し、読み出した要求を、当該要求に指定された要求先へ出力する。 （もっと読む）

【課題】共有メモリを共有するための処理を並列化し、共有メモリのフラグメンテーションを抑制し、データのコピー回数を低減し、且つＤＭＡモジュールが要求するサイズの境界とデータの先頭アドレスとの間のアライメントをとる。
【解決手段】メモリ管理装置１３は、複数のプロセッサ１２ａ，１２ｂにより共有される共有メモリ１４を管理する。各プロセッサに割り当てられる共有メモリ１４のメモリ領域を確保し、各メモリ領域に複数のプロセッサと１対１に対応する複数のリファレンスカウンタを設ける。メモリ領域を各プロセッサに割り当てるときに、メモリ領域を管理するプロセッサに対応するリファレンスカウンタに１を加算し、メモリ領域を解放するときにリファレンスカウンタから１を減算する。更新されたメモリ領域における複数のリファレンスカウンタの値の合算結果が０である場合に、メモリ領域が割り当てられたプロセッサからメモリ領域を解放する。 （もっと読む）

【課題】装置の小型化を図ること。
【解決手段】制御回路１００は、ＣＰＵ１０と、ＣＰＵ１０で動作させる第１のプログラムを記憶するフラッシュメモリ２２を有するＣＰＵ２０と、第１のプログラムをＣＰＵ１０に読み込ませる第２のプログラムを記憶するＲＯＭ３３とを有している。ＣＰＵ１０は、読み出した第２のプログラムを実行することで第１のプログラムの読み込み準備完了をＣＰＵ２０に通知する。ＣＰＵ２０は、第１のプログラムの読み込み準備完了に基づいて、ＣＰＵ１０への第１のプログラムの転送を開始する。 （もっと読む）

【課題】２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。
【解決手段】共有キャッシュメモリ装置を、第１プロセッサが生成して第２プロセッサが利用するデータを記憶するための幾つかの監視対象記憶領域をデータメモリ部３３に確保する機能、管理対象記憶領域毎に第１プロセッサによるデータの書き込みが行われたか否かを管理する機能、データの書き込みが完了していない監視対象記憶領域上のデータを要求するリード要求を受信したときに、その監視対象記憶領域へのデータの書き込みが第１プロセッサにより行われるのを待機してから、当該リード要求に応答する機能を有する装置として構成しておく。 （もっと読む）

【課題】複数のＣＰＵ間で効率よくデータ授受を行うことができる電子機器を提供すること。
【解決手段】共有メモリを介して複数のＣＰＵ間でデータの授受を行うように構成された電子機器において、前記共有メモリには、
前記授受されるデータを格納する唯一のＦＩＦＯと、前記ＦＩＦＯのデータ格納位置情報とデータ取り出し位置情報と作業情報としてのデータ取り出し位置情報を含むＦＩＦＯの管理情報を格納するＦＩＦＯ管理情報格納部と、前記データの処理を即座に実行できないときに当該データ処理を保留にするための保留要求管理情報を格納する保留要求管理情報格納部が設けられていることを特徴とするもの。 （もっと読む）

【課題】処理時間の短縮及び消費電力の低減が可能な共有メモリシステムを提供すること。
【解決手段】共有メモリシステムは、アクセス監視機構１１２に対し、動画属性用のクラスタをクラスタメモリ１、２とする定義を行う。アクセス監視機構１１２は、ＤＳＰ（２）１０４が画像の属性情報を付加してメモリアクセスを行うと、クラスタメモリ１、２に対してアクセス許可を示す制御情報１３１をクラスタメモリ空間選択装置１１９に出力する。クラスタメモリ空間選択装置１１９は、制御情報１３１に従って、ＤＳＰ（２）１０４からのアクセスをクラスタメモリ１もしくは２に振り分ける。ＧＰＵ１０５からのアクセスも同様である。複数のクラスタ１１１に分割された共有メモリ１１０を複数のマスタが共有することで、キャッシュメモリのコヒーレンシを保つ。 （もっと読む）

【課題】１個のＦＩＦＯ回路に格納されているデータを複数のＣＰＵが互いに独立して読出せるＦＩＦＯデータ読出装置を提供する。
【解決手段】ＣＰＵ２およびＣＰＵ４によるＦＩＦＯ回路１２に対する読出要求は、ＦＩＦＯ読出回路２０により処理される。ＦＩＦＯ回路１２に対するＣＰＵ２による総読出回数がＣＰＵ４による総読出回数以上であれば、ＦＩＦＯ読出回路２０はＦＩＦＯ回路１２からデータを読み出してＣＰＵ２に送出するとともに、ＣＰＵ４用のＤＰＲＡＭ３２にそのデータを書き込む。ＣＰＵ２による総読出回数がＣＰＵ４による総読出回数よりも小さい場合、ＣＰＵ２によるＦＩＦＯ回路１２に対する読出要求に対応するデータは、すでにＣＰＵ４に送出されているとともにＣＰＵ２用のＤＰＲＡＭ３０に書き込まれているので、ＦＩＦＯ読出回路２０は、ＤＰＲＡＭ３０の該当アドレス位置からデータを読出してＣＰＵ２に出力する。 （もっと読む）

【課題】ＣＰＵ間通信において、同期の待ち時間に応じてウェイト処理を最適に制御できるようにする。
【解決手段】送信側ＣＰＵと受信側ＣＰＵとがメモリ１０４を介してデータ通信を行うＣＰＵ間通信システム８００において、送信側ＣＰＵは、メモリ１０４に空き領域があるかを判定するメモリ領域判定部３５１と、空き領域がある場合に、メモリ１０４にデータを書き込むデータ書き込み部３５２と、空き領域がない場合に、受信側ＣＰＵの状態を判定する受信側ＣＰＵ判定部３５３と、受信側ＣＰＵの状態がデータ読み出し処理の実行状態である場合に、メモリ１０４に空き領域ができるまでデータ書き込み部３５２を待ち状態とし、受信側ＣＰＵの状態がデータ読み出し処理の実行状態でない場合に、受信側ＣＰＵにデータ読み出し処理の実行を開始させるための読み出し開始要求を受信側ＣＰＵへ送信する送信側制御部３５４とを備える。 （もっと読む）

【課題】複数のバスマスタを備えた半導体装置において、バススレーブに対する処理を従来よりも効率的に実行できる半導体装置を提供する。
【解決手段】半導体装置１００において、各マスタ装置Ｍ０〜Ｍｎは、複数のバスＢ０〜Ｂ４に接続され、複数のバスのうちの割当てられた１本のバスを介してスレーブ装置３０に対する処理要求をコントローラ２０に出力する。複数のマスタ装置Ｍ０〜Ｍｎの各々には割当優先度が定められる。調停回路１１は、複数のマスタ装置Ｍ０〜Ｍｎのうちバスの割当を要求している１または複数のマスタ装置に対して、バスの割当を要求したタイミングと割当優先度とに基づいて不使用のバスを割当てるとともに、バスを割当てたマスタ装置の処理要求に対して処理順位を設定する。コントローラ２０は、バスが割当てられたマスタ装置から受けた処理要求の内容と処理順位とに基づいて、スレーブ装置３０に対して処理を実行する。 （もっと読む）