【課題】並列処理システムを制御するための並列処理システム制御装置であって、並列処理システムの各プロセッサ及び各共有メモリの差異を隠蔽し、アプリケーションプログラムから統一的に並列処理システムを制御する並列処理システム制御装置を提供する。
【解決手段】固有のプロセッサに依存しない共通コマンドを解析してアプリケーションプログラム４０の各部分処理を実行する各プロセッサを特定し、各部分処理の入出力データ用のバッファが格納された共有メモリを特定し、各プロセッサが入出力データ用のバッファをアクセスするためのアドレスを特定し、共通コマンドを各プロセッサへの個別のコマンドであるプロセッサ個別コマンドに変換し、並列処理システムを実行制御するための、共通コマンド変換・メモリ管理部、個別実行制御部、メモリ管理情報、個別実行制御登録部と、を備える。 （もっと読む）

【課題】処理システムと、処理システム内で通信する方法において、セマフォへのアトミックなアクセスを、バスプロトコルの枠組み内で、追加のハードウェアを最少にして、性能を劣化することなく、実施する技術を提供する。
【解決手段】処理システムは、バスと、バスに連結されたメモリ領域と、バス上でメモリ領域へアクセスする複数の処理構成要素とを含み、各処理構成要素が、セマフォ操作を行って、バス上でのセマフォ位置への読み出し動作および書き込み動作を同時に要求することによって、メモリ領域へのアクセスを得るように構成される。 （もっと読む）

【課題】画像形成装置において、不揮発性メモリを２つのＣＰＵで共有させると共に、２つのＣＰＵから不揮発性メモリへのアクセスを簡単な回路で調整できるようにする。
【解決手段】画像形成プロセス制御を行う第１ＣＰＵ１と、通信制御を行う第２ＣＰＵ２と、第１ＣＰＵ１及び第２ＣＰＵ２で共有するＥＥＰＲＯＭ４と、第１ＣＰＵ１及び第２ＣＰＵ２の一方を不揮発性メモリ４に直接アクセス可能とするセレクタ３とを設ける。そして、第１ＣＰＵ１と第２ＣＰＵ２との間で通信可能とし、通常状態では、第１ＣＰＵ１がＥＥＰＲＯＭ４に直接アクセス可能とするとともに、第２ＣＰＵ２は、第１ＣＰＵ１を介してＥＥＰＲＯＭ４にアクセス可能とする。一方、第１ＣＰＵ１が作動を停止した省電力状態又は第１ＣＰＵ１が動作異常状態では、セレクタ３によって第２ＣＰＵがＥＥＰＲＯＭ４に直接アクセス可能となるようする。 （もっと読む）

【課題】多数の並列接続を同時に生成するための新規な相互接続ネットワークアーキテクチャを提供すること。
【解決手段】ｍ個の第１電子回路(102)及びｎ個の第２電子回路(106)との相互接続ネットワークであって、ｍ個の相互接続サブネットワークを備え、それぞれは、ｍ個の第１回路の一つをｎ個の第２回路の全てに接続するアドレスバス及び情報伝送バスであって、リピートデバイスを通して相互に接続された複数の電気的導通配線セグメント(112a,112b)を備えたバスと、アドレス信号の値に基づきリピータデバイスの一つを活性化する機能を有し、リピータデバイスを制御するための手段であって、活性化リピータデバイスが、ｍ個の第１回路の一つとｎ個の第２回路の一つとの間又は複数のｎ個の第２回路の間のデータ信号のための情報伝送バスにおける通信経路を形成する手段とを備える。ｍ及びｎは１よりも大きい整数である。 （もっと読む）

【課題】プロセッサコアとプロセッサエレメント間におけるデータ授受のためのオーバーヘッドを短縮するとともに、演算能力の向上させる。
【解決手段】プロセッサエレメント１３は、各プロセッサコア２−Ａ，２−Ｂ，２−Ｃからキャッシュ禁止に設定され、プロセッサコアおよび入出力インタフェース回路１１から直接アクセス可能に設定され、入出力インタフェース回路１１からメインメモリ１７を介さずに直接転送された入力データおよびプロセッサエレメントの演算結果である出力データを格納するローカルメモリ１４と、ローカルメモリ１４とメインメモリ１７との間でＤＭＡ転送するＤＭＡＣ１５とを備え、プロセッサエレメントは出力データをメインメモリ１７へＤＭＡ転送後に転送完了の割り込みをプロセッサコアに通知し、プロセッサコアはこの通知に基づき次の処理を実行する。 （もっと読む）

【課題】ＣＰＵとＧＰＵとの間で、大量のデータを効率良く処理する。
【解決手段】複数の処理を非同期で並列に実行可能なデバイス３と、このデバイス３との間でデータの授受を行うホスト２とを有し、ホスト２には、システムメモリ１２内にデバイス３との間でデータ転送を行うためメモリ領域が確保され、デバイス３は、ホスト２からのデータを処理している間に並列してメモリ領域へのアクセスを行ってデータ転送を行い、ホスト２では、デバイス３に転送するデータを３以上に分割し、分割された２番目以降のデータについて、デバイス３で前回のデータが処理されている間に、メモリ領域への書き込みを行う。 （もっと読む）

【課題】現用系のＣＰＵが異常になったときに、安全に現用系から待機系へ切り換えることができる、高い信頼性を保障する情報処理装置およびそのメモリ制御方法を提供する。
【解決手段】本発明の情報処理装置は、現用系からの共用メモリへの書き込みを禁止または許可する現用系のアクセス制御装置と、待機系に通知する通知データを前記共用メモリに書き込むときのみ前記現用系のアクセス制御装置に該共用メモリへの書き込みを許可させ、前記通知データを前記共用メモリに書き込むと、該通知データを該共用メモリに書き込み済みであることを示す書き込み通知を待機系に通知する現用系のＣＰＵと、前記現用系のＣＰＵから前記書き込み通知が通知されると、前記通知データを前記共用メモリから読み出し、待機系のメモリに保存し、現用系から待機系に切り替わると、該待機系のメモリに保存された通知データを用いて処理を実行する待機系のＣＰＵを有する。 （もっと読む）

【課題】演算装置同士を最小の記憶素子数で接続することが可能で、キャッシュメモリに記憶するデータ数を最小にしても確実にアドレス指定によるデータ転送を行えるようにする。
【解決手段】バッファに保存した書込みデータを書込みアドレスの順序に並び替えてストリームデータとして出力するストリーム変換装置１３０と、キャッシュメモリ１４０と、読出しに関するアドレス情報で指定されたデータがキャッシュメモリに既にロードされているかを判定し、ロードされていない場合には、ロード信号を出力し、ロードアドレスを出力する制御装置１５０と、ロードアドレスを用いて、読出しアドレスで指定されたデータがキャッシュメモリのどの記憶素子に保存されているかを求め、求めた値をキャッシュアドレスとしてキャッシュメモリに出力し、キャッシュメモリから入力されたキャッシュデータを読出しデータとして出力するアドレス変換装置１６０と、を有する。 （もっと読む）

【課題】各プロセッサノード間での共有メモリを用いた通信処理で発生する通信オーバーヘッドを低減し、高速通信が可能なプロセッサ間通信装置、プロセッサ間通信方法、プログラムおよび記録媒体を提供すること。
【解決手段】本発明に係るプロセッサ間通信装置は、第１および第２のプロセッサノードからアクセス可能に共有した共有メモリを備え、第１のプロセッサノードでのプログラムに従って、通信データを共有メモリに書き込む書込手段と、第１および第２のプロセッサノードを接続するソケットと、書込通知情報をソケットを介して第２のプロセッサノードに送信する第１の通知手段と、書込通知情報に応じて共有メモリから通信データを読み出す読出手段と、読出通知情報をソケットを介して第１のプロセッサノードに送信する第２の通知手段とを備えている。 （もっと読む）

【課題】マルチプロセッサシステムが同時に実行できるサービスの上限数の制限を緩和し、且つ、マルチプロセッサシステムの処理効率を向上させる。
【解決手段】ホストプロセッサ１２と、ホストプロセッサ１２のアクセラレータとして動作して、サービスを実行するコプロセッサ１４と、ホストプロセッサ１２とコプロセッサ１４とを接続するバス１６と、を備える。ホストプロセッサ１２は、第１通信方式に基づいて、ユーザアプリケーション１８ａによって発行されたアプリケーションデータをコプロセッサ１４にバス１６を介して転送する第１通信管理部１２３と、第１通信方式よりもバストラフィックが少ない第２通信方式に基づいて、ユーザアプリケーション１８ａによって発行されたアプリケーションデータをコプロセッサ１４にバス１６を介して転送する第２通信管理部１２４と、第１及び第２通信管理部１２３，１２４を選択的に制御する制御部１２１と、を備える。 （もっと読む）