【課題】複数のプロセッサ間でのデータ転送効率を向上可能なマルチプロセッサシステムを提供する。
【解決手段】例えば、マイコン［１］ＭＣ１およびそのシステムメモリＭＥＭ１と、マイコン［２］ＭＣ２およびそのシステムメモリＭＥＭ２とを備えた構成において、ＭＥＭ１のデータをＭＥＭ２に転送する際の経路上にデータ中継装置ＰＣＩＣを設ける。ＰＣＩＣは、バッファ［Ａ］ＢＦＡおよびバッファ［Ｂ］ＢＦＢを含み、大容量のデータを転送する際にはＢＦＡとＢＦＢが交互にアクセスされる。例えば、ＭＣ１内のＤＭＡコントローラＤＭＡＣ１によってＢＦＢにデータが格納される際には、ＭＣ２内のＤＭＡコントローラＤＭＡＣ２によってＢＦＡからデータを読み出され（Ｓ６３）、これによって空となったＢＦＡに対して続くデータがＤＭＡＣ１によって格納される（Ｓ６４）。 （もっと読む）

【課題】マルチプロセッサシステムにおいて複数のプロセッサが動作すると、電力消費量が増加する。
【解決手段】マルチプロセッサシステムにおけるタスク共有方法を提供する。第１プロセッサの処理パイプラインに複数の命令を発行する（ステップ６００）。第２プロセッサが実行状態または待ち状態にあるかどうかを判定する（ステップ６０２）。第２プロセッサが待ち状態にあるとき、第２プロセッサのパイプラインの実行ステージに少なくとも１つの命令を転送し（ステップ６１２）、第２プロセッサのパイプラインの少なくとも１つの初期ステージをバイパスする（ステップ６１４）。 （もっと読む）

【課題】データ転送効率を向上させることができるメモリ共有システム装置を提供する。
【解決手段】順方向メモリ領域と逆方向メモリ領域とに分割された共有メモリと，共有メモリをバッファ領域として順方向のデータ転送と逆方向のデータ転送を行う第１，第２のプロセッサとを有し，第１または第２のプロセッサは，順方向メモリ領域と逆方向メモリ領域について，それぞれのメモリ解放基準値を設定し，転送データの読み出しが完了した使用済みメモリ領域がメモリ解放基準値に達した時に，使用済みメモリ領域を開放して書き込み可能にするメモリ解放処理を行い，第１または第２のプロセッサは，順方向データ転送速度と逆方向データ転送速度とを監視し，メモリ解放基準値を，対応する転送速度が第１の転送速度の場合に第１のメモリ解放基準値に設定し，より大きい第２の転送速度の場合により小さい第２のメモリ解放基準値に設定する。 （もっと読む）

【課題】一方のプロセッサ用のプログラムを、他方のプロセッサ用のプログラムへ変換する際に、正しく実行されるプログラムへ変換することができる。
【解決手段】本発明は、第１のメモリ４０へアクセスする第１のプロセッサ１０ａと、第２のメモリ２０へアクセスする第２のプロセッサ１０ｂと、第１のメモリ４０と第２のメモリ２０間のデータ転送を行うデータ転送手段５０とを備える情報処理装置１において、第１のプロセッサ１０ａに、プログラムを構成する命令について、メモリアクセス命令以外の命令を第２のプロセッサ１０ｂ用の命令へ変換させ、メモリアクセス命令を第１のメモリ４０上のアクセスデータを第２のメモリ２０へデータ転送手段を介して転送させるプログラムの呼び出し命令を含む命令列へ変換させる機能を実現させることを特徴とするプログラムである。 （もっと読む）

【課題】シングルプロセッサ用のソフトウェアを使用可能なアドレス変換装置及びプロセッサシステムを提供すること。
【解決手段】第１アドレスＡ１を保持する第１アドレス保持部１１と、前記第１アドレスＡ１と異なる第２アドレスＡ２を保持する第２アドレス保持部１２と、前記第１アドレスＡ１のうち、変換対象となるビットの情報Ｂを保持する第１対象保持部１３と、第３アドレスＡ３と前記第１アドレスＡ１とを比較する比較部１５と、前記比較部において前記第３アドレスＡ３が前記第１アドレスＡ１に一致する場合に、前記第３アドレスＡ３において、前記第１対象保持部１３に保持される前記情報に相当するビットを、前記第２アドレスＡ２に一致するように変換して第４アドレスＡ４を得る変換部１６とを具備する。 （もっと読む）

【課題】バスの使用権取得の待ち期間を短縮し、データの転送時間を短縮するデータ転送装置および情報処理システムを提供すること。
【解決手段】データ転送処理部１５２は、管理テーブル１４１とＣＰＵボード２−１〜２−３の要求によりキャッシュメモリ１３のヒット判定を行い、キャッシュメモリ１３に要求されたデータが存在しない場合、タイムテーブル１４２の最適パケット長分のパケット毎に共有メモリ１２から読み出して順次送信する際に、前回読み出したパケットを送信すると同時につぎに送信すべきパケットを読み出す並列処理による読出し・送信を行うとともに、パケットの転送時間を計測し、パケット長最適化処理部１５３は、計測されたパケット転送時間およびタイムテーブル１４２に登録された情報に基づいてパケット転送時間とパケット読出し時間との差が小さくなるように最適パケット長を変更する。 （もっと読む）

【課題】並列処理用のマルチプロセッサにおいて、価格性能比を改善し、高まりつつある半導体集積度にスケーラブルな性能向上を達成する。
【解決手段】ＣＰＵと、スタティックスケジューリング時に転送されるデータを格納する第１メモリと、を備える複数のプロセッシングエレメントと、前記各プロセッシングエレメントによって共有される集中共有メモリと、を備えるマルチプロセッサであって、前記各プロセシングエレメントは、前記ＣＰＵ及び前記ネットワークインタフェースに直接接続され、将来実行すべき命令を前記集中共有メモリから先読みするアジャスタブルプリフェッチ命令キャッシュをさらに備え、前記アジャスタブルプリフェッチ命令キャッシュは、将来実行される命令列を事前読み出しできるエリアとして複数のウェイを使用し、通常のキャッシュエリアとして複数のウェイを使用することを特徴とするマルチプロセッサ。 （もっと読む）

【課題】複数の演算部により協調して演算処理を実行する演算システムにおいて、演算処理の各手順を確実に所定の順番で実施できるようにする。
【解決手段】演算部は、特定情報で特定される手順が自身の行うべき手順である場合にのみその手順を実施（ｓ１３０→ｓ１４０）して、その次の手順が特定されるように特定情報を更新する（ｓ１６０）、といったことを演算処理における全ての手順が実施されるまで繰り返す（ｓ１２０〜ｓ１６０）。このように、演算部は、特定情報で特定される手順が自身の実施すべき手順となるまで、その手順を実施することがないため（ｓ１３０「ＮＯ」）、その後に実施すべき手順が先に実施されることはない。そして、演算部１０自身の行うべき手順であるか否かは、演算処理の各手順を実施する順番が規定された対応情報に基づいて判定しているため、それら各手順を確実に所定の順番で実施できる。 （もっと読む）

共有メモリ（ＳＭ）を介したインタープロセッサ通信のための管理モジュール（ＡＭ）、生産者プロセッサ（ＰＰ）及び消費者プロセッサ（ＣＰ）、その構成、及び方法。上記モジュール（ＡＭ）は、各々が読出しサブバッファ（ＷＳＢ）と書込みサブバッファ（ＷＳＢ）とアイドルサブバッファ（ＩＳＢ）とトリプルバッファ（Ｂ０〜Ｂｍ）のステートを格納し（１０）、管理する（１１）手段と、少なくとも１つの生産者プロセッサ（ＰＰ）及び少なくとも１つの消費者プロセッサ（ＣＰ）と通信する（２０）手段とを備える。上記管理手段（１１）は、生産者プロセッサアクセス又は消費者プロセッサアクセスにそれぞれ応じて、トリプルバッファ（Ｂ０〜Ｂｍ）から目標読出しサブバッファ（ＲＳＢ）又は書込みサブバッファ（ＷＳＢ）を定めるものである。 （もっと読む）

【課題】ＣＰＵあるいは専用処理装置による処理とパイプラインステージ間のデータ受け渡し処理の同期を効率的に取ることのできる画像処理技術を提供する。
【解決手段】主メモリ３に書き込まれた第１の画像を読み出して第１の処理を施して第２の画像として前記主メモリに書き込む第１の画像処理装置２０と、前記主メモリに書き込まれた第２の画像を読み出して第２の処理を施して第３の画像として前記主メモリに書き込む第２の画像処理装置４０と、前記主メモリに書き込まれる画像のアドレスを監視し、予め設定した第１の値になったとき前記第１の処理を開始し、予め設定した第２の値になったとき前記第２の処理を開始するアドレス監視装置１０を備えた。 （もっと読む）