【課題】マルチプロセッサシステムにおいて、プロセッサ間のメッセージのやりとりをより確実に行う。
【解決手段】プリンタ２０は、メッセージボックス３８を有するマルチプロセッサシステム３０を搭載している。このマルチプロセッサシステム３０では、２以上のプロセッサのうち送信側のプロセッサと受信側のプロセッサとが行列状のアドレスに対応付けられており、このアドレスに送信側のプロセッサから受信側のプロセッサへのメッセージを格納可能であるメッセージボックス３８を備えており、このメッセージボックス３８にメッセージが書き込まれると受信側のプロセッサへ割込信号生成回路３９が割込信号を出力する。このように、送信側と受信側とが行列状のアドレスに対応付けられているため、送信者・受信者の関係を把握しやすく、メッセージが書き込まれたら受信側へ知らせるため、受信側でメッセージの有無を把握しやすい。 （もっと読む）

【課題】アプリケーションのメモリ帯域幅を増大させる技術を提供する。
【解決手段】少なくとも２つのメモリに接続される少なくとも２つのプロセッサを有する装置であって、前記少なくとも２つのプロセッサの第１プロセッサは、前記少なくとも２つのメモリの第１メモリに格納されているデータの第１部分と、前記少なくとも２つのメモリの第２メモリに格納されているデータの第２部分とをクロック信号期間の第１部分内で読み、前記少なくとも２つのプロセッサの第２プロセッサは、前記少なくとも２つのメモリの第１メモリに格納されているデータの第３部分と、前記少なくとも２つのメモリの第２メモリに格納されているデータの第４部分とを前記クロック信号期間の第１部分内で読む。 （もっと読む）

一態様において本発明はシステムであり、（ａ）単一のチップ上の複数の並列プロセッサと、（ｂ）チップ上に配置されていて、かつプロセッサの各々によってアクセス可能なコンピュータメモリとを備えていて、プロセッサの各々は、de minimis命令セットを処理するように動作可能であり、プロセッサの各々は、プロセッサの中の少なくとも３つの特定のレジスタの各々専用のローカルキャッシュを有している。別の態様において本発明はシステムであり、（ａ）単一のチップ上の複数の並列プロセッサと、（ｂ）チップ上に配置されていて、かつプロセッサの各々によってアクセス可能なコンピュータメモリとを備えていて、プロセッサの各々は、スレッドレベルの並列処理のために最適化された命令セットを処理するように動作可能であり、各プロセッサは、チップ上のコンピュータメモリの内部データバスにアクセスし、内部データバスはメモリの１行の幅である。
（もっと読む）

【課題】複数のプロセッサが搭載される計算機装置において、アプリケーションプログラムの実行性能を向上させる。
【解決手段】複数のプロセッサ装置１００〜１０２が共有する外部デバイス１１７〜１２０の排他使用が必要なアプリケーションプログラムの実行を開始しようとするプロセッサ装置が他のプロセッサ装置にプロセッサ間割込み信号を送信し、プロセッサ間割込み信号を受信した他のプロセッサ装置が外部デバイスへのアクセス動作を停止するため、外部デバイスの排他使用が必要なアプリケーションプログラムを実行するプロセッサに外部デバイスを排他的に使用させることができ、アプリケーションプログラムの実行性能を向上させることができる。 （もっと読む）

【課題】種類の異なる複数の通信回線に属する制御機器を組み合わせて、統一的な生産設備の制御システムを構築する。
【解決手段】種類の異なる通信回線Ｌ１（例：ＦＬ−ｎｅｔ）および通信回線Ｌ２（例：Ｃｕｎｅｔ）が接続される通信回線Ｌ１入力コネクタ１０１および通信回線Ｌ２入力コネクタ１０２と、通信回線Ｌ１（通信回線Ｌ２）に接続される制御機器（ＰＬＣ）によって共有されるメモリ領域１０４ａ（メモリ領域１０５ａ）を備えた通信回線Ｌ１メモリ回路１０４（通信回線Ｌ２メモリ回路１０５）と、メモリ領域１０４ａとメモリ領域１０５ａの相互間の記憶内容を同期させるように複写するメモリデータ変換ＣＰＵ１０９を備え、通信回線Ｌ１および通信回線Ｌ２の各々に接続されたＰＬＣが互いに他の制御、監視等を可能にした信号中継装置１００である。 （もっと読む）

【課題】コンピュータシステムを構成するＣＰＵや記憶装置などを異なる物理パーティションに割り当て、限られたリソースを効率良く利用する。
【解決手段】ネットワークを介して相互に接続されるＣＰＵと記憶装置が複数の物理パーティションに割り当てられ得るシステムにおいて、ＣＰＵとネットワークの間に、物理パーティションの分割を制御するパーティション制御装置を配置する。パーティション制御装置は、ＣＰＵ又は記憶装置が何れの物理パーティションに属するかを管理するパーティション番号マッピングテーブルと、ＣＰＵからのメモリアクセス要求に含まれるシステムアドレスをデコードして、要求中のシステムアドレスがアドレッシングされている記憶装置を特定するアドレスデコーダと、要求元を示す情報にパーティション制御装置を識別するＩＤを関係付け、システムアドレスを記憶装置内のアドレスに変換するメモリアクセス要求変換部とを有する。 （もっと読む）

【課題】複数のプロセッサが存在する環境下での並列通信処理でも、プロセッサ間のデータ通信量を削減でき、低消費電力を達成しつつ、順序を意識した共有リソース排他制御を行うことができるようにする。
【解決手段】アクセス調停部５は、メモリアクセスのリクエスト５３を受信する度に、アクセス対象の領域が期待する順序番号とアクセス対象の領域の待ち行列識別子をブロックプロパティメモリ３から読み出し、そのリクエスト５３に記載された順序番号と期待する順序番号が一致していれば、そのリクエスト５３を実行する。一方、一致していなければ、そのリクエスト５３を待ち行列識別子が指す待ち行列メモリ４内の待ち行列に退避させる。アクセス調停部５は、待ち行列識別子が指す待ち行列に保存されたリクエスト５３に記載されている順序番号と期待する順序番号とが一致し続ける限り、アクセス要求を待ち行列から連続的に取り出して実行する。 （もっと読む）

【課題】並列処理用のマルチプロセッサにおいて、価格性能比を改善し、高まりつつある半導体集積度にスケーラブルな性能向上を達成する。
【解決手段】ＣＰＵと、分散共有メモリと、ローカルデータメモリと、を備える複数のプロセッシングエレメントと、前記各プロセッシングエレメントに接続される集中共有メモリと、を備えるマルチプロセッサであって、前記各プロセッシングエレメントに割り当てられたタスク間で共通に使用されるデータが、前記各タスクで必要とされるとき以前に、データの消費先の前記プロセッシングエレメントの前記分散共有メモリへ転送され、前記集中共有メモリは、粗粒度並列処理において条件分岐に対応するために使用されるダイナミックスケジューリングにおいて、プログラムの実行時までどのＣＰＵにより使用されるかが決まっていないデータを格納する。 （もっと読む）

電力消費を削減されたプロセッサ回路は、プロセッサ回路に供給されたアナログ信号を受けて、そのアナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドを含む。プロセッサは、アナログ・フロント・エンドで生成されたディジタル信号に応じてディジタル出力信号を生成するように動作するディジタル・バック・エンドをさらに含む。バッファは、アナログ・フロント・エンドとディジタル・バック・エンドとの間に結合される。第１モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドと実質的に同じデータ転送速度で動作してバッファがバイパスされる。第２モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドより高いデータ転送速度で動作して、バッファはアナログ・フロント・エンドの出力を格納するために使用される。
（もっと読む）

【課題】マルチプロセッサシステムにおいて、データの整合性を保証したデータ共有を実現する。
【解決手段】複数のプロセッサと共有メモリから構成され、共有メモリ領域は各プロセッサに割り当てられて領域とプロセッサ間のメッセージ交換を行うための通知メモリ領域とを含んでおり、第１のプロセッサが第２のプロセッサの割り当てメモリ領域内のデータを取得する場合には、データ取得要求を通知メモリ領域に書き込む。通知メモリ領域内のデータ取得要求を監視することでデータが要求されたことを確認でき、その場合は、割当領域間でデータのコピーを行うとともに、コピーが完了したことを示す完了通知を通知メモリ領域に書き込む。データを要求した側のプロセッサは、通知メモリ領域内の完了通知を確認することで取得したデータを利用した処理を行う。 （もっと読む）