【課題】外部ＣＰＵが内部ＣＰＵと共通の記憶装置にアクセスする場合であっても、内部ＣＰＵが該記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすること。
【解決手段】ウエイト信号の入力に応じてその処理を停止する機能管理ＣＰＵ１７と、制御レジスタ１３と、を備え、ホストＣＰＵ２０からの制御レジスタ１３へのアクセスを受け入れるＬＳＩ１０であって、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１５と、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１６と、各レジスタアクセス信号取得部の検出結果に応じて、機能管理ＣＰＵ１７にウエイト信号を入力するウエイト信号生成部１８と、を含むことを特徴とする。 （もっと読む）

【課題】演算とデータ転送とを同時に行なうことが可能なプロセッサを提供すること。
【解決手段】メモリコントローラ１７は、ＰＥコントローラ１９から出力されるＰＥ１１が使用しない空きバンク情報と、バスコントローラ１８から出力されるデータ転送に使用される使用バンク情報とが一致する場合に、全ての通信が可能となるようにＬＭ−バンク０〜３（１２〜１５）およびスイッチングネットワーク１６を制御する。したがって、ＰＥ１１によるデータ読み出しおよびデータ書き込みと、外部との間のデータ転送とが並行して行なわれ、ＰＥ１１の処理時間を短縮することが可能となる。 （もっと読む）

【課題】あるプロセッサが記憶したデータを他のプロセッサが破壊してしまう可能性があり、その原因となっているソフトウェア（プログラム）の不具合を特定するのに時間が掛かってしまう。
【解決手段】アドレスオフセット制御回路は、複数のアドレスオフセット加算回路２１−１，２１−２と、複数の選択回路２２−１，２２−２とを有している。アドレスオフセット加算回路２１−１，２１−２は、メモリ１０に対するアクセスをそれぞれ行うプロセッサ（例えば、ＣＰＵ）２０−１，２０−２からそれぞれ出力されるアドレスに、所定のオフセット値をそれぞれ加算して加算結果をそれぞれ出力する。すると、選択回路２２−１，２２−２は、各アドレスオフセット加算回路２１−１，２１−２の加算結果と各ＣＰＵ２０−１，２０−２から出力されるアドレスとをそれぞれ選択してメモリ１０に与える。 （もっと読む）

【課題】プロセッサコア間でのデータ転送のオーバーヘッドを低減し、プロセッサ全体の処理能力を向上させる。
【解決手段】演算処理または信号処理を行うＣＰＵ２０と、データを記憶する内蔵メモリ３０と、内蔵メモリ３０と共有メモリ６０の間でデータの転送を実行するデータ転送機構４０と、を備えて、データ転送機構４０は、ＣＰＵ２０が内蔵メモリ３０に書き込んだデータ転送指令を複数のコマンドからなるコマンド列を実行するコマンドチェイン部と、コマンドが所定の監視コマンドのときには、内蔵メモリ３０または共有メモリ６０に予め設定されたデータを読み込んで、予め設定された比較値と前記データの値が一致するまで当該データの監視を繰り返す監視部と、を備え、コマンドチェイン部は、監視部による監視が完了した後に、コマンド列から次のコマンドを実行させる。 （もっと読む）

【課題】大容量のデータを高速で演算しなければならない信号処理時であっても、外部メモリヘのアクセス量を軽減させ且つ処理データのデータ転送を効率的に行うことで高速演算を可能とするマルチプロセッサ信号処理装置を提供すること。
【解決手段】並設された第1プロセッサ２と、第２プロセッサ４と、第３プロセッサ６と、外部バス１２に接続され且つ前記第１プロセッサ２と第２プロセッサ４とが共有するメモリである第１ローカル共有メモリ８と、外部バス１２に接続され且つ前記第２プロセッサ４と第３プロセッサ６とが共有するメモリである第２ローカル共有メモリ１０と、を具備し、前記第１ローカル共有メモリ８は、第１バンク８Ａと第２バンク８Ｂと第３バンク８Ｃとを有し、前記第２ローカル共有メモリ１０は、第１バンク１０Ａと第２バンク１０Ｂと第３バンク１０Ｃとを有することを特徴とするマルチプロセッサ信号処理装置。 （もっと読む）

【課題】複数の処理装置をメモリを介して効率よくスケーラブルに接続拡張することが可能でしかも簡単な冗長構成を実現可能な共有メモリ装置を提供する。
【解決手段】複数の処理装置１２−０〜１２−１６と、処理装置によりアクセス可能な複数のメモリモジュール１４−０〜１４−６３と、複数の処理装置のうち、特定の処理装置のみが特定のメモリモジュールに接続可能な接続部１３と、を有し、複数の処理装置は、接続部を介して一または複数のメモリモジュールにより形成されるメモリシステムＭ０〜Ｍ１５をアクセス可能で、異なる処理装置によりアクセス可能なメモリシステムは、異なる処理装置でアクセスされるメモリモジュールを一部共有し、複数の処理装置に対して冗長化可能な冗長機能を有する。処理装置１２−１６が冗長用処理装置である。 （もっと読む）

【課題】マルチプロセッサシステムにおいて複数のプロセッサが動作すると、電力消費量が増加する。
【解決手段】マルチプロセッサシステムにおいて待ち状態にあるプロセッサの動作周波数を減らすことにより消費電力を削減する方法および装置を提供する。あるプロセッサは、別のプロセッサがロックしたデータを待っているループを実行中、低周波数モードに入ることで消費電力が削減される。マルチプロセッサシステムは、待ち状態のプロセッサが待ちループを実行する回数（ループカウント）をモニタし、ループカウントが閾値以上であれば、待ち状態のプロセッサのクロック周波数を減らす。待ち状態のプロセッサが待つことをやめ、待ちループに分岐しなくなると、ループカウントをゼロにリセットし、待ち状態にあったプロセッサの動作周波数を通常の初期レベルまで増加させる。 （もっと読む）

【課題】ＣＰＵとＤＳＰとの間でデータの受け渡しを行う場合にプログラマブルな制御が可能で使用状況等に柔軟性を有するデータ送受信システムを提供する。
【解決手段】ＣＰＵ１１とＤＳＰ１２間にＣＰＬＤ１３及びＦＰＧＡ１４を設ける。ＣＰＵ１１は、任意のタイミングでＣＰＬＤ１３の内部レジスタ１３１にデータを書込んだ後、そのデータをクリアする。ＣＰＬＤ１３は、内部レジスタ１３１に書込まれたデータをＦＰＧＡ１４の内部レジスタ１４１へ書込む。ＤＳＰ１２は、サンプリング周期でＦＰＧＡ１４の内部レジスタ１４１のデータを読出して処理し、結果をＦＰＧＡ１４の内部レジスタ１４２に書込む。ＦＰＧＡ１４は、内部レジスタ１４２に書込まれたデータをＣＰＬＤ１３の内部レジスタ１３２に書込む。ＣＰＵ１１は、ＣＰＬＤ１３の内部レジスタ１３２から任意のタイミングでデータを読出し、自身が行った書込み処理の結果を取得する。 （もっと読む）

【課題】ＧＰＵの負荷のバランスがとれ、且つ消費電力及び回路面積の増大が抑制された画像処理システム及び画像処理方法を提供する。
【解決手段】グラフィックデータ処理により、複数の描画コマンドを生成するソフトウェアを実行する中央演算処理装置（ＣＰＵ）１０と、複数の描画コマンドで描画処理を行って、複数に分割された画面の各領域の画像描画用データを並列に生成するＧＰＵ２１及びＧＰＵ２２とを備え、ＧＰＵ２１及びＧＰＵ２２が、対象とする各領域を互いに動的に変更する。 （もっと読む）

【課題】マルチプロセッサシステムの型式に関わらず、任意のプロセッサからの共有メモリに対するアクセス情報を監視することが可能な共有メモリのアクセス監視方法及び装置を提供する。
【解決手段】共有メモリボード100のバスインタフェース部110は、複数のプロセッサ210_1〜210_nの内の任意の要求元プロセッサ210_1から、プロセッサの識別子(210_1)及び共有メモリSMに対するアクセス権の獲得要求RQ1(又は解放要求)が設定されたリクエストパケットRPを受信する。そして、バスインタフェース部110は、アクセス権の獲得要求RQ1(又は解放要求)に応じて、共有メモリSMに要求元プロセッサの識別子(210_1)を設定(又は解除)すると共に要求元プロセッサの識別子(210_1)の設定(又は解除)に対応してアクセス権の獲得ACK1(又は解放)を示すアンサパケットAPを生成し、全てのプロセッサ210_1〜210_nにブロードキャストする。 （もっと読む）