【課題】２次元離散コサイン変換装置において、高速なデュアルポートＲＡＭの使用を不要とするとともに、それに伴う消費電力の増大を防止する。
【解決手段】メモリ空間３を複数のデュアルポートＲＡＭ３ａ、３ｂを用いて構成する。前段の１次元離散コサイン変換回路２より１次元離散コサイン係数が供給される転置制御部４が、Ｎクロックサイクルに１回の頻度でＮ個の上記デュアルポートＲＡＭ３ａ、３ｂの書き込み動作を繰り返し個別に制御する書き込み制御部４１と、Ｎクロックサイクルに１回の頻度で読み出し動作を繰り返し個別に制御する読み出し制御部４２とを具備して、１次元離散コサイン係数の書き込み頻度および読み出し頻度をそれぞれ低くする。 （もっと読む）

【課題】 複数データ形式を扱うシステムにおいて、データ形式によらずＤＲＡＭメモリアクセス時のページミスによるペナルティーを少なくし、システム全体のメモリアクセス速度を向上させる。
【解決手段】 複数のマスタデバイスからのメモリアクセスが可能なシステムで、メモリコントローラと、任意のアクセス単位ごとに規則的に離散的なメモリアクセスを行うマスタデバイスを有するシステムにおいて、マスタデバイスを識別し、規則的かつ離散的なアクセスを判定する手段を有し、アクセスに応じてページミスを予測しあらかじめページオープンを行う手段を有する。 （もっと読む）

【課題】 動画像の撮影や編集に際し、画像出力遅延が少なく、かつ、アミューズメント効果を高めたこと。
【解決手段】 画像入力手段１００にて入力画像が入力される一のメモリＢと、領域検出手段１０１と図形計算手段１０２と画像合成手段１０３とで行う処理情報を記憶する、一のメモリＢより前段のメモリＡと、画像合成手段１０３による合成画像を記憶する、処理が完了した前段のメモリＡあるいは前段のメモリＡより更に前段のメモリと、を具備した。図形計算手段１０２によって決定した位置を補正する対象物の動きを動き情報によって検出する動き検出手段１０６を具備した。
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【課題】高解像度カメラの画像をリアルタイム処理する画像センサのバス容量や性能をカメラに応じてアップさせずに従来のままで、一次判定用画像の認識精度アップを図る。
【解決手段】一次判定用画像データ（物体検知用）として、高解像度カメラ１０の撮影画像（原画像データｖ）を一定比率で間引き処理した縮小画像データｖ１を用いる。検出処理部２７は、このｖ１に基づいて車の移動・変化などを検知した場合、フレームバッファ部２２の二次判定用の原画像データｖの転送要求を転送制御部２５に送り、また、検知画素領域を示す検知位置アドレスを詳細解析部２８に送る。詳細解析部２８は、この転送要求に基づいて受信したｖの検知位置アドレス部分の形状や数字などを解析する。（ｖ−ｖ１）をフレームバッファ部に保持する場合や、アドレス生成部２４が検知位置アドレスに基づいて解析対象範囲の原画像データのみを詳細解析部２８に転送する場合も開示している。 （もっと読む）

【課題】 ワークの表側と裏側が同時に見えて、かつワークの移動方向とカメラの移動方向を一致させることができる見易い画像処理装置を提供する。
【解決手段】 複数台のＣＣＤカメラ１２，１３から入力された映像をディスプレイモニタ２１へ出力するための画像処理方法において、複数のＣＣＤカメラの一方１３から映像入力されたデータの横１ライン分を第１ラインメモリ１６に格納し、第１ラインメモリ１６から前記格納した内容をその書き込んだ順序と逆に読み出すと共に、この読み出し中に前記映像入力されたデータの次の横１ライン分を第２ラインメモリ１７に格納し、第２ラインメモリ１７から前記格納した内容をその書き込んだ順序と逆に読み出すと共に、この読み出し中に前記映像入力されたデータの次の横１ライン分を第１ラインメモリ１６に格納することを繰り返してＣＣＤカメラ１３から映像入力されたデータの反転映像を作成する。 （もっと読む）

【課題】 テキスチャーマッピングにおいて、双３次相関関数等によるテキスチャーパターンのマッピング面への拡大あるいは縮小に伴う補間計算の高速演算回路によるリアルタイム表示
【解決手段】 テキスチャーアドレス発生回路１で、テキスチャーパターンをキャシュメモリ２から読みだし、キャシュミス検出回路４がキャシュミスを検出すると外部メモリ３から該当データをロードするための回路構成と、双３次関数による補間回路４を用いて、原始パターンの高速拡大および縮小変換演算回路を構成する。 （もっと読む）

【課題】複数の圧縮伸張部とそれぞれに専用のメモリを有する構成において、処理対象の画像データが同一メモリに存在する場合でも複数のジョブを同時・高速に処理することのできる画像処理装置を提供する。
【解決手段】第１のジョブで使用中の圧縮伸張部２３のバッファメモリ２１に、第２のジョブで処理すべき画像データが格納されているとき、その画像データを、使用中でない他方の圧縮伸張部３３のバッファメモリ３１にＤＭＡコントローラ４０で転送し、そのバッファメモリの圧縮伸張部３３を使用して第２のジョブを実行する。圧縮伸張部の競合を避け、空いている圧縮伸張部が効率よく利用される。 （もっと読む）

【課題】 大量のデータを高速で効率的に演算処理する処理装置を実現する。
【解決手段】 主演算回路（２０）に対する演算処理命令を、マイクロ命令メモリ（２１）にマイクロプログラムの形態で格納し、このマイクロプログラムに従ってコントローラ２２の制御の下に主演算回路の動作制御を実行する。主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。マイクロプログラム制御方式に従って効率的に大量のデータを処理することができる。 （もっと読む）

【課題】 メモリトラフィックに適したクロックを発生させることにより、消費電力を低減する。
【解決手段】 メモリトランザクションをキューイングするキューイングバッファを備えたメモリインタフェース回路において、前記キューイングバッファにおけるキューイング状態が所定の状態であるか否かにより、メモリクロックまたはメモリインタフェースクロックの周波数の増減を判定する判定手段と、前記判定手段の判定に基づきメモリクロックまたはメモリインタフェースクロックの周波数を増減するメモリクロック周波数更新手段と、を備えることを特徴とする。 （もっと読む）

包括的な装置（１４）は、画像データを、プラズマ放電パネル（ＰＤＰ：Plasma Discharge Panel）、デジタルマイクロミラーデバイス（ＤＭＤ：Digital Micro-mirror Device）、ＬＣＯＳ（Liquid Crystal On Silicon）デバイス、および置換走査ＣＲＴ（Cathode Ray Tube）ディスプレイなどの様々な種類のディスプレイ向けに再配列する。一実施形態において、装置（１４）は、単一のＩＣユニットとして製造される第１プログラマブル置換プロセッサ（１８）と、メモリ（２０，１２０）と、第２プログラマブル置換プロセッサ（２２，１２２）と、を含む。
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