【課題】制御チップの裏面側に搭載されたメモリチップにて生じる信号の反射の影響を低減する。
【解決手段】モジュール基板１０を介してメモリバッファＭＢと対向する位置に配置されたメモリチップＭＣ１と、モジュール基板１０を介してメモリバッファＭＢと対向しない位置に配置されたメモリチップＭＣ３と、モジュール基板１０を介してメモリチップＭＣ３と対向する位置に配置されたメモリチップＭＣ１１とを備え、メモリチップＭＣ１に接続される配線部分Ａ１０１とメモリチップＭＣ３，１１に接続される配線部分Ａ１０３とが分岐する分岐点Ｂ１００が、メモリバッファＭＢの平面的な搭載位置とメモリチップＭＣ３，１１の平面的な搭載位置との中間線Ｃから見てメモリバッファＭＢ側に位置している。これにより、配線部分Ａ１０１の配線長を十分に短くすることができる。 （もっと読む）

【課題】データストローブ信号同士の衝突による回路電流の増加やデータストローブ信号のレベルの不安定動作を起こすことなく高速に動作させる。
【解決手段】ＲＡＭ１１ａ、１１ｂは、データ信号ＤＱとデータ信号の出力タイミングを表すデータストローブ信号ＤＱＳとを出力する。ＲＡＭ１１ａは、並列接続されるＲＡＭ１１ｂがリード状態にあるか否かを判定し、ＲＡＭ１１ｂがリード状態である場合には、データストローブ信号ＤＱＳの出力開始タイミングを遅延させるストローブ信号制御部１５ａを備える。ＲＡＭ１１ａのストローブ信号制御部１５ａは、ＲＡＭ１１ｂが出力するデータストローブ信号ＤＱＳにおけるポストアンブルの期間に対し、出力するデータストローブ信号ＤＱＳにおけるプリアンブル期間の後半部を一致させるように出力開始タイミングを制御する。 （もっと読む）

【課題】信号品質を落とさずにデータ信号の高速伝送が可能であり、各種制御信号の信号配線の伝送特性を揃えることが可能な、低消費電力化に有利な４ｒａｎｋ構成のメモリモジュールを提供する。
【解決手段】積層メモリに対して信号を供給するためのpoint to pointバス及びdaisy chainバスを備え、積層メモリが少なくとも該積層メモリ一つ分の間隔を有して一方の面及び他方の面にそれぞれ搭載される。また、モジュール基板の一方の面に搭載された積層メモリが有するメモリチップと、モジュール基板の他方の面に搭載された積層メモリが有するメモリチップとが交互に同時にアクティブに設定される構成とする。 （もっと読む）

【課題】貫通ビアによって共通接続された積層メモリチップのメモリチップを別々に動作させる。
【解決手段】制御パッド１２に入力される信号は、それぞれメモリチップ２が有するＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０に出力される。チップアドレス比較器２４は、ヒューズ２３に記憶された自己のチップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力されたチップアドレスＥＸＴＣＡｉとを比較し、一致するか否かをアドレスフラグ信号ＣＡＦＬＧとしてＣＥバッファ２６に出力するよう構成されている。アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 （もっと読む）

【課題】少ない構成変更でメモリモジュールのランク数を増加させる技術を提供する。
【解決手段】複数のランクを有するメモリモジュールにアクセスするメモリ制御装置であって、ランクを選択するためのセレクト信号を介するセレクト信号線及び選択されたランク上のアドレスを示すアドレス信号を介するアドレス信号線を有するインターフェイス部と、前記アドレス信号線の一部及びセレクト信号線を介して前記ランクを選択する信号を送信する制御部とを備えた。 （もっと読む）

【課題】小型化および大容量化が容易な半導体メモリを提供する。
【解決手段】本発明の積層メモリ１は、絶縁フィルム５上に配線部３および回路部４を印刷して形成した半導体メモリ２を積層して構成されている。そして、配線部３は、半導体メモリ２の端部まで達しており、該端部にて各層の半導体メモリ２を接続することができる。したがって、半導体メモリ２内に、隣り合う半導体メモリ２と接続するための構成を設ける必要がないので、半導体メモリ２の構成を簡略化でき、積層メモリ１を小型化することができる。また、積層する半導体メモリ２の枚数を増やすことで容易に大容量化することができる。 （もっと読む）

【課題】アドレス信号及びコマンド信号の高周波動作限界律速されず、システムの性能に合せてデータを入出力できる半導体メモリ装置及びこれを含むメモリモジュールを有するシステムを提供すること。
【解決手段】第１クロック信号、前記第１クロック信号の周波数より高い周波数の第２クロック信号、アドレス信号、コマンド信号及びデータを発生させるメモリコントローラと、第１クロック信号、第２クロック信号、アドレス信号、コマンド信号及びデータが各々のせられるバスラインを通じてメモリコントローラと連結される多数の半導体メモリ装置を装着したメモリモジュールとを含むシステムにおいて、半導体メモリ装置は第１クロック信号に連結され、これに応答してアドレス信号及びコマンド信号を受信するアドレスバッファ及びコマンドバッファと、第２クロック信号に連結され、これに応答してデータを入出力するデータバッファとを具備する。 （もっと読む）

【課題】同一構造の半導体チップを用いて、簡単な構成で固有のチップ識別番号により所望の半導体チップを選択可能な積層型半導体装置を提供する。
【解決手段】本発明の積層型半導体装置は、積層された５個のＤＲＡＭチップの各々に付随して、入力値Ａ０、Ａ1、Ａ２に対してインクリメント演算を行い入力値と異なる演算出力Ｓ０、Ｓ１、Ｓ２を生成する演算回路１２と、ＤＲＡＭチップに対し共通接続されるチップ選択アドレスＣＡと自己のチップ識別番号ＣＮとを比較し、一致を検知したときにチップ選択信号Ｓｃを出力する比較回路１３を備え、積層順に従って複数のインクリメント回路１２を縦続接続して前段の演算出力Ｓ０Ｓ１、Ｓ２が後段の入力値Ａ０、Ａ１、Ａ２となるように接続経路を形成し、複数のチップ識別番号ＣＮを各ＤＲＡＭチップに個別に割り当てる。 （もっと読む）

【課題】外部から基準電圧を与える場合、動作クロック等に起因するノイズ成分を確実に除去し誤動作を有効に防止可能な半導体メモリ装置等を提供する。
【解決手段】本発明の半導体メモリ装置は、基準電圧を与えるＶＲＥＦ信号を入力するＶＲＥＦ端子と、ＶＲＥＦ端子に接続され、ＶＲＥＦ信号のうち基準電圧の成分を通過させるとともに不要な高周波成分を除去するローパスフィルタ１０と、ローパスフィルタ１０の出力と論理レベルの判定対象のＤＱ０〜ＤＱｎ−１信号が接続される入力初段回路Ａ０〜Ａｎ−１とを備え、ローパスフィルタ１０は少なくとも動作クロックの周波数において所定の減衰量を有している。 （もっと読む）

【課題】不要なアクティブ内部電源電圧発生回路の電流消耗を減少させることができるマルチチップ半導体メモリ装置を提供する。
【解決手段】電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置であって、それぞれが独立的に外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路を含み、所定のチップイネーブル信号を共有する複数のメモリチップを備える。前記複数のメモリチップのいずれか一つのメモリチップが所定のアクティブ区間にある間、他のメモリチップの前記アクティブ電圧変換回路はディスエーブルされる。本発明のマルチチップ半導体メモリ装置によれば、内蔵される全てのメモリチップのアクティブ内部電源電圧発生回路がイネーブルされる従来技術に比べ、消耗電力がめっきり減少する。 （もっと読む）