第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。スタックを形成するように第２のメモリデバイスは第１のメモリデバイスに固定される。接続を容易にするため、第２のメモリデバイスは、第１のメモリデバイスの出力を第２のメモリデバイスの対応する入力と位置整合させるよう、スタック内の第１のメモリデバイスに対して回転オフセットされる。第１のメモリデバイスに対する第２のメモリデバイスの回転オフセットは、第１のメモリデバイスの１つ以上の出力を、第２のメモリデバイスの１つ以上のそれぞれの入力と位置整合させる。スタック内の第１のメモリデバイスから別のメモリデバイスへの出力群と入力群との間のリンク群に基づいて、メモリデバイスのスタックは、これらのメモリデバイスを通る１つ以上の直列接続構成を担う経路群を含むことができる。
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【課題】本発明は、抵抗変化型メモリ素子をセルに用いたマルチチップパッケージにおいて、高抵抗素子を利用することにより、工程数の増加を必要とすることなく、積層された複数のメモリチップを識別できるようにする。
【解決手段】たとえば、同一パッケージ内に積層された複数のメモリチップは、それぞれ、チップアドレス識別回路１５０を備える。各チップは、相互に接続される第１のメモリ位置検知用パッドのテストパッドＴＴ，ＴＢ間に、それぞれ、メモリセルと共通のプロセスにより同時に形成される可変抵抗素子ＣＣを有する。チップアドレス識別回路１５０は、各チップの可変抵抗素子ＣＣを高抵抗化することにより、チップの積層順に応じて、テストパッドＴＴにそれぞれ現れる電圧を、比較器１５４にて、メモリ位置検知回路１５６からの既知の比較信号と比較することで、各層のメモリチップの位置を検知する。 （もっと読む）

本発明の様々な実施形態は、スタックされたメモリモジュールに向けられている。本発明の一実施形態において、メモリモジュール(100,600,1200,1400)は、少なくとも１つのメモリ層がスタックされた少なくとも１つのメモリコントローラ層(102,602,1204,1402)を備える。ファインピッチのスルー複数バイア（例えば、スルーシリコン複数バイア）(114,116)が、前記少なくとも１つのメモリコントローラ(401〜404)と、前記少なくとも１つのメモリ層との間の電気的な伝達を提供する前記スタックを通じて、前記少なくとも１つのメモリコントローラの表面に対してほぼ垂直に延在する。追加的には、前記メモリコントローラ層は、前記メモリモジュールに対して双方向にデータを伝達するよう構成された少なくとも１つの外部インターフェースを含む。更にまた、前記メモリモジュールには、光学層(602,1202)を含めることができる。該光学層を、前記スタック内に含めることができ、及び、該光学層は、前記少なくとも１つのメモリコントローラに対して双方向にデータを伝達するバス導波路を有する。前記外部インターフェースは、前記光学層とインターフェースする光学的な外部インターフェースとすることができる。
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いくつかの実施の形態には、スタックで配置された半導体ダイと、ダイ間に通信をもたらすように構成された多数の接続部と、接続部中の欠陥を確認するとともに接続部中の欠陥を修復するように構成されたモジュールと、を含み、接続部の少なくとも一部は、ダイの少なくとも１つを通る、装置、システムおよび方法が含まれている。
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【課題】特定領域の動作による温度分布の偏りと、それに特性変動を効果的に削減する積層メモリを提供する。
【解決手段】外部からの活性化信号４が第１層の貫通電極１−１１に入力されると、この活性化信号４は、まずマット３−１を活性化した後、バンプ２−１２を経て第２層の貫通電極１−２２に流れてマット３−２を活性化し、バンプ２−２３を経て第３層の貫通電極１−３３に流れ、マット３−３を活性化し、バンプ２−３４を経て第４層の貫通電極１−４４に流れマット３−４を活性化する。つまり、活性化信号４は螺旋状に層間の貫通電極を流れ、マット３−１、３−２、３−３、３−４が順次活性化される。 （もっと読む）

【課題】各種のメモリタイプのメモリとして使用できる半導体メモリ装置の実現。
【解決手段】半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。各インターフェースモジュールは、それぞれ外部のメモリ制御回路からのアクセス要求に応じて、対応するメモリタイプに合致するタイミングでデータ書込／読出を行う。モード制御によって機能するインターフェースモジュールが動作状態とされることで、指示するモードに応じて各種のメモリタイプのメモリとして動作できるようにする。 （もっと読む）

【課題】歩留まりを向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリチップ１５−１〜１５−８と、前記複数のメモリチップのいずれか１つが不良チップとなった場合に前記不良チップと置換される冗長用の予備チップ１７と、前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器１４とを具備する。 （もっと読む）

【課題】積層パッケージの選別を容易に行う。
【解決手段】積層された２つのデバイスのうち一方のデバイスに容量ヒューズ部１０１から所定の信号が出力された場合、ＣＳ内部信号が、ＣＳＢ入力回路１０３から入力される信号からＤＭ入力回路１０４から入力される信号へ切り替えられ、また、他方のデバイスに容量ヒューズ部１０２から所定の信号が出力された場合、ＣＳ内部信号が、ＣＳＢ入力回路１０３から入力される信号からＤＭ入力回路１０４から入力される信号の極性を反転させた信号へ切り替えられ、切り替えられたＣＳ内部信号に基づいてデバイスを測定するためのコマンド信号がコマンド回路１０５にて生成される。 （もっと読む）

【課題】積層メモリ・ダイを利用する半導体構造とその構造を形成する方法を提供する。
【解決手段】半導体構造は、第１の半導体ダイＤ１と、前記第１の半導体ダイと同一の第２の半導体ダイＤ２を有している。第１の半導体ダイは、第１の識別回路ＩＤと、第１の半導体ダイの表面に、第１の複数個数の入出力パッドＰＩＯ１〜ＰＩＯｎを有している。第２の半導体ダイは、第２の識別回路を有しており、第１および第２の識別回路は、互に異なるプログラムを書き込まれている。第２の半導体ダイは、また、第２の半導体ダイ表面において第２の複数個数の入出力パッドを有している。第１の複数個数の入出力パッドは、各々、垂直方向に一直線上に配列されており、各第２の複数個数の入出力パッドの１個に接続されている。第２の半導体ダイは、第１の半導体ダイに対して垂直方向に一直線上に配列され、第１の半導体ダイに固着されている。 （もっと読む）

集積回路（ＩＣ）パッケージは、インタフェースダイおよび別個のストレージダイを含む。インタフェースダイは、外部メモリコントローラからメモリアクセスコマンドを受信する同期インタフェースを有するとともに、メモリアクセスコマンドに対応する行制御信号および列制御信号を出力するクロックレスメモリ制御インタフェースを有する。ストレージダイは、複数の独立アクセス可能なストレージアレイおよびクロックレスメモリ制御インタフェースから行制御信号および列制御信号を受信する、対応するアクセス制御インタフェースを有し、アクセス制御インタフェースはそれぞれ、メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路を含む。
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