【課題】複数のメモリチップが積層された半導体装置においてリードライトバスの本数及び配線長を削減する。
【解決手段】積層された複数のメモリチップＣＣ０〜ＣＣ７を備え、各メモリチップは複数のメモリバンクＢａｎｋ０〜Ｂａｎｋ７と、各メモリバンクにそれぞれ割り当てられた複数のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７と、リードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極ＴＳＶ１とを備える。積層方向から見て互いに同じ位置に設けられた貫通電極ＴＳＶ１はチップ間において共通接続される。メモリチップのそれぞれは、アクセスが要求されたことに応答して積層方向から見て互いに異なる位置に設けられたメモリバンクを同時に活性化し、これにより、平面位置の異なる貫通電極ＴＳＶ１を介してデータの入出力を同時に行う。 （もっと読む）

【課題】パッケージ基板の上に実装された半導体パッケージが提供される。
【解決手段】本発明の一実施形態による半導体パッケージは、温度測定装置と、温度制御回路とを具備している。前記温度測定装置は、前記半導体パッケージの温度を測定する機能を有する。前記温度制御回路は、前記温度測定装置で測定された前記半導体パッケージの温度を基準にして、前記半導体パッケージの動作速度を変化させる機能を有する。 （もっと読む）

【課題】リードデータの衝突を回避すること。
【解決手段】本発明の半導体装置は、複数のメモリチップと、前記複数のメモリチップから内部データバスに出力されたリードデータを入力し、入力されたリードデータを外部データバスに出力するＩ／Ｆチップと、を有する。また、前記内部データバスは、前記複数のメモリチップごとに設けられている。また、前記Ｉ／Ｆチップは、前記複数のメモリチップから前記内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ回路と、前記ＦＩＦＯ回路にバッファリングされたリードデータの前記外部データバスへの出力タイミングを調整するＦＩＦＯコントローラと、を有する。 （もっと読む）

【課題】多様な種類のメモリデバイスを単位時間あたりにより多く製造できるような汎用性の高い構造を備えたメモリデバイス、積層半導体基板、これらの製造方法を提供する。
【解決手段】メモリデバイス１００は、積層チップパッケージ９０と、コントローラチップ９５とを有している。積層チップパッケージ９０は、複数のメモリチップ５０が積層されている。積層チップパッケージ９０とコントローラチップ９５との間に介挿チップ５１が積層されている。メモリチップ５０は複数の配線電極５０を有している。介挿チップ５１は複数の配線電極３５を有している。配線電極３５は、コントローラチップ９５に形成されている複数の配線電極９７の配置パターンと共通する共通配置パターンで形成されている。介挿チップ５１の上にコントローラチップ９５が載置されている。 （もっと読む）

【課題】複数のランクに分類された積層型の半導体装置において、異なるランクに対して連続アクセスされた場合のデータの衝突を防止する。
【解決手段】ライトデータを伝送する貫通電極ＴＳＶＷとリードデータを伝送する貫通電極ＴＳＶＲとをそれぞれ有する互いに積層された複数のコアチップＣＣ０〜ＣＣ７と、これらコアチップＣＣ０〜ＣＣ７に共通接続されたインターフェースチップＩＦとを備える。インターフェースチップＩＦは、データ入出力端子１６と、データ入出力端子と貫通電極ＴＳＶＷとの間に設けられた５２入力バッファと、データ入出力端子１６と貫通電極ＴＳＶＲの間に設けられた出力バッファ５１とを有する。本発明によれば、ライトデータとリードデータを互いに異なる貫通電極を介して伝送していることから、異なるランクに対して連続アクセスされた場合であってもデータの衝突が生じない。 （もっと読む）

【課題】積層型の半導体装置においてインターフェースチップからコアチップへのクロック信号の供給を不要とする。
【解決手段】外部から供給されるコマンド信号ＣＭＤ及びクロック信号ＣＫを受けて、各々がクロック信号ＣＫに同期し、且つ、互いにタイミングが異なる複数のリード制御信号Ｒ１，Ｒ２を出力するリードタイミング制御回路１００を有するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、コマンド信号ＣＭＤが示す動作をリード制御信号Ｒ１，Ｒ２に同期してそれぞれ実行する複数の内部回路を有するコアチップＣＣ０〜ＣＣ７とを備える。本発明によれば、コアチップに内でのレイテンシ制御が不要となることから、コアチップにクロック信号を供給する必要がなくなる。 （もっと読む）

【課題】半導体メモリ装置を提供する。
【解決手段】少なくともターミナルの第１対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第１情報を提供するディファレンシャル信号を受信するターミナルの第１対と連結される入力、及び貫通電極の複数のスタックのうち少なくとも一つに、第１情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備える半導体パッケージである。 （もっと読む）

【課題】異なる種類のメモリを積層させたメモリ装置を提供する。
【解決手段】メモリ装置１００は、互いに異なる種類の２つのメモリセルアレイを積層して構成されたメモリセルアレイ１０を備える。互いに異なる種類の２つのメモリセルアレイそれぞれには、それぞれに対応するワード線が上記マトリクスの行方向に延設されている。また、互いに異なる種類の２つのメモリセルアレイにおける上記マトリックスの列方向に延設されたデータ転送線は、互いに異なる種類の２つのメモリセルアレイにおいて共用されている。メモリ層選択部２６は、互いに異なる種類の２つのメモリセルアレイのいずれか一方を選択する。Ｘデコーダ２５は、メモリ層選択部２６の選択にしたがって、それぞれに対応するワード線を通じて互いに異なる種類の２つのメモリセルアレイに各処理に応じた電圧を供給する。 （もっと読む）

【課題】スタブ配線の形成による信号波形の劣化を改善可能な半導体装置を提供する。
【解決手段】第１の信号経路Ｆが第１の入力端Ｆａに対応して分岐を有さない１本の経路として形成され、複数の第１の入力端Ｆａとこれに対応する複数の半導体パッケージＤ１の複数の第１の端子Ｔ１とが各々複数の第１の信号経路Ｆのうちの対応する１つによってフライバイ形式にて接続される。半導体パッケージパターン等の構成に限定されるものではなく、分岐を有さない１本の経路としてフライバイトポロジ（Ｆｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙ）が実現可能なものであれば、他の構成とすることも可能である。 （もっと読む）

【課題】積層型半導体装置における全ての半導体チップのテストを行うにあたり、テスト装置側でチップ選択端子に対して割り当てるべき端子数を削減する。
【解決手段】集積型半導体装置１００のチップ２００において、制御信号出力部２１０は、制御信号入力端子３０２Ａからの外部制御信号ＴＲＧＩの入力に応じて、チップ識別子保持部２５０に対してチップ識別子の保持を指示する。チップ識別子保持部２５０は指示に応じて、アドレス入力端子３０３Ａから入力されるチップ識別子の値を保持する。また、チップ識別子の保持タイミングを指示した後の所定タイミングで次段チップ制御信号ＴＲＧＯを出力する。次段チップ制御信号ＴＲＧＯは、次段のチップ２００が制御信号入力端子３０２Ａから外部制御信号ＴＲＧＩとして入力する。 （もっと読む）