【課題】半導体と電極の金属との間に働く応力を緩和することが可能な半導体装置の製造方法を提供する。
【解決手段】本発明のＣＭＯＳ（半導体装置）の製造方法は、シリコン基板１上にゲート絶縁膜６を形成する工程と、ゲート絶縁膜６上にアモルファスシリコン層７０を形成する工程と、アモルファスシリコン層７０上にゲート電極１０を構成するルテニウム（Ｒｕ）を含むＲｕ層８を形成する工程と、アモルファスシリコン層７０とルテニウムとを反応させることにより、ゲート絶縁膜６とＲｕ層８との界面にシリコンよりもルテニウムの含有量の多いルテニウムシリサイド（Ｒｕ−Ｓｉ）層７を形成する工程とを備えている。 （もっと読む）

【課題】 半導体装置の製造方法に関し、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
【解決手段】 基板１上に絶縁膜２ａ、２ｂ及び第１のポリシリコン層３ａ、３ｂをこの順に積層して形成する工程と、イオン注入法を適用することに依って第１のポリシリコン層３ａ、３ｂ中に不純物を導入する工程と、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する工程と、第２のポリシリコン層１１ａ、１１ｂの表面側から第１のポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する。 （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、ｐチャネル領域５ａを挟むように所定の間隔を隔てて形成された一対のｎ型のソース／ドレイン領域６ａと、ｐチャネル領域５ａ上にゲート絶縁膜７ａを介して形成され、ポリシリコン層１０ａと、ポリシリコン層１０ａとゲート絶縁膜７ａとの界面近傍に形成された金属含有層９ａとを含むゲート電極８ａと、ｎチャネル領域５ｂを挟むように所定の間隔を隔てて形成された一対のｐ型のソース／ドレイン領域６ｂと、ｎチャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成され、ポリシリコン層１０ｂと、ポリシリコン層１０ｂとゲート絶縁膜７ｂとの界面近傍に形成された金属含有層９ｂとを含むゲート電極８ｂとを備えている。また、金属含有層９ａおよび９ｂは、ＰｔおよびＴａＮを含む。 （もっと読む）

【課題】アルミニウム合金膜と透明電極が直接コンタクトすることを可能とし、バリアメタルの省略を可能にするアルミニウム合金膜の形成に有用なスパッタリングターゲットを提供すること。
【解決手段】アルミニウム合金膜を形成するためのスパッタリングターゲットであって、合金成分として、Ｘ_１（Ｘ_１＝Ａｇ，Ｚｎ，Ｃｕ，Ｎｉの少なくとも１種）を０．１〜６原子％と、Ｘ_２（Ｘ_２＝Ｎｄ）を０．１〜６原子％含み、それらの含有量が、下記式（Ｉ）の関係を満たすアルミニウム合金膜形成用のスパッタリングターゲットである。
０．７≦０．５×ＣＸ_１＋ＣＸ_２≦４．５……（Ｉ）
［式中、ＣＸ_１はアルミニウム合金中のＡｇ，Ｚｎ，Ｃｕ，Ｎｉの含有量（原子％）、ＣＸ_２は、アルミニウム合金中のＮｄの含有量（原子％）をそれぞれ表す］ （もっと読む）

【課題】
コンタクト不良の発生を未然に防止することにより歩留まりを向上させた半導体装置の製造方法及び同方法により製造した半導体装置を提供すること。
【解決手段】
同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜と第１の酸化膜とを順次形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有する製造方法により半導体装置を製造する。 （もっと読む）

【課題】ゲート電極とソース・ドレイン拡散層との間でのショートが防止されたフルシリサイドゲートを有する半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、を備える。 （もっと読む）

【課題】活性領域の微細化が図れ、且つ、隣接する活性領域間を自己整合的に接続できる半導体装置及びその製造方法を提供する。
【解決手段】第１の活性領域Ｒ１０と第２の活性領域Ｒ２０との間に形成されている溝型素子分離領域２のうち、ゲート電極４ａｂの両側に位置する領域の一方側に凹部２Ａが形成されている。この凹部２Ａは、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂに挟まれている。そして、絶縁性サイドウォール５ａｂの側方下に位置する溝型素子分離領域２に設けられた凹部２Ａの側壁上にはシリサイド層７ｄがサイドウォール形状に形成されている。このシリサイド層７ｄは、シリサイド層７ａ及びシリサイド層７ｂと一体的に形成されている。これにより、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂは、シリサイド層７ａ，７ｂ，７ｄを介して電気的に接続されている。 （もっと読む）

【課題】 ポリサイド形成工程を経たパターン上に設けられる導電性プラグの接続部の高抵抗化を防止する半導体装置の製造方法を提供する。
【解決手段】 シリサイド層１７を有するポリサイドパターン１８を形成すると共に、ソース／ドレイン拡散層１５の上部をシリサイド層１７とする素子の接続領域（１５）を形成する。層間の絶縁膜２０を貫通しポリサイドパターン１８及び接続領域に到達するホール２１を形成する。ホール２１内にバリア膜２２を形成し、ホール２１内を埋め込む金属部材２３を形成する。金属部材２３をホール２１内に埋め込んだ状態にしてから、バリア膜２２の関係するシリサイド化及び接続領域（ソース／ドレイン拡散層１５）の活性化のための熱処理を加える。 （もっと読む）

【課題】 フォトリソグラフィプロセスの解像限界未満のビア径をもつビアホールを径ばらつきを少なくして形成する。
【解決手段】 SiO₂膜１０上に形成されるカーボン膜２と、カーボン膜２上に形成されるSOG３と、SOG３上に形成されるレジスト４とからなる積層膜を備えたサンプル基板を用いて、ビアホール５を形成する。サンプル基板のレジスト４を露光処理によりパターニングしてビアパターン部６を形成し、このビアパターン部６に斜めにシリコンイオンを注入して、レジスト４およびSOG３の一部にSOG３やカーボン膜２との選択比を十分に取れるイオン注入領域１７を形成した後にエッチングを行ってSOG３とカーボン膜２を選択的に除去するため、フォトリソグラフィプロセスの解像限界未満の微細なビア径をもつビアホールを形成できる。 （もっと読む）

【課題】信頼性を向上できる薄膜トランジスタを提供する。
【解決手段】活性層５のソース領域７およびドレイン領域８の長手方向の中央部から両端部に向けてコンタクトホール13a,13b,13c,13d,13eの間隔を徐々に狭くする。通電時の活性層５の放熱量が長手方向の中央部より両端部のほうが小さい。活性層５の長手方向の中央部での放熱性が両端部での放熱性より良くなる。活性層５のチャネル領域に電流が流れて自己発熱したときに、チャネル領域の長手方向の中央部での局所的な温度上昇を抑制できる。通電時の自己発熱をチャネル領域全体に亘って平均化できる。
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