【課題】 ＳＯＩおよびＧＯＩの両部分に対して用いられるＣＭＯＳの製造方法を好適に提供すること。
【解決手段】 本発明によるシリコンベースのＣＭＯＳを製造する方法は、シリコン基板ウェハを用意する工程（１２）、シリコン基板ウェハ上に絶縁層を堆積させる工程（１４）、絶縁層をパターニングおよびエッチングする工程（１６）、絶縁層上およびシリコン基板ウェハの少なくとも一部の上に多結晶ゲルマニウムの層を堆積させる工程（１８）、多結晶ゲルマニウムをパターニングおよびエッチングする工程（２０）、絶縁材料を用いて多結晶ゲルマニウムを被覆する工程（２２）、多結晶ゲルマニウムの溶解に十分な温度でウェハを短時間アニールする工程（２４）、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシを促す工程（２６）、これにより単結晶ゲルマニウム層を形成する工程、ＣＭＯＳデバイスを完成させる工程（２８）を含む。 （もっと読む）

【課題】 ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合にＭＩＳＦＥＴのしきい値電圧を低下するとともにしきい値電圧の微調整を可能にする技術を提供する。
【解決手段】 図２（ｂ）に示すように、半導体基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート絶縁膜には、酸化シリコン膜より誘電率の高い高誘電体膜が使用され、ゲート電極には、プラチナリッチシリサイド膜が使用される。プラチナリッチシリサイド膜は、プラチナ原子に対するシリコン原子の比が１未満である膜をいう（ＰｔＳｉ_ｘ：ｘ＜１）。このプラチナリッチシリサイド膜からなるゲート電極には、導電型不純物としてホウ素が導入されている。このホウ素は、ゲート絶縁膜とゲート電極との界面に偏析している。 （もっと読む）

【課題】銀（Ａｇ）配線用エッチング液を提供すること。また、エッチング液を利用する銀（Ａｇ）配線形成方法を提供すること。さらに、エッチング液を利用する薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】本発明により、エッチング液、これを用いた配線形成方法及び薄膜トランジスタ基板の製造方法が提供される。エッチング液は下記化学式１で表示される物質、酢酸アンモニウム及び超純水を含む。
（化学式１）
Ｍ（ＯＨ）_ＸＬ_Ｙ
（ただし、前記式でＭはＺｎ、Ｓｎ、Ｃｒ、Ａｌ、Ｂａ、Ｆｅ、Ｔｉ、ＳｉまたはＢであり、Ｘは２または３であり、ＬはＨ_２Ｏ、ＮＨ_３、ＣＮ、ＣＯＲ、ＮＨ_２Ｒであり、Ｙは０、１、２または３であり、Ｒはアルキル基である。） （もっと読む）

【課題】 特性や信頼性に優れた絶縁膜を有する半導体装置の製造方法を提供する。
【解決手段】 下地領域１０等上にシリコン酸化物を主成分として含む第１の絶縁膜１８を形成する工程と、第１の絶縁膜に水を付着させる工程と、水が付着した第１の絶縁膜上にシリコンを含有した重合体を含む重合体溶液層１９を形成する工程と、重合体溶液層からシリコン酸化物を主成分として含む第２の絶縁膜を生成する工程と、を備え、第２の絶縁膜を生成する工程は、重合体と第１の絶縁膜に付着した水との反応によってシリコン酸化物を生成する工程を含む。 （もっと読む）

【課題】ソース・ドレイン領域の面積を増大することなく、シリサイド層形成による接合リーク電流の低減が図れる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１に形成された素子分離領域１２によって区画された活性領域上にゲート絶縁膜１３及びゲート電極１４が形成されている。そして、ゲート電極１４の側面上に形成された側壁絶縁膜１５の側方下に位置する半導体基板１１には、ソース・ドレイン領域１６が形成されている。そして、素子分離領域１２及びソース・ドレイン領域１６のコーナー部１６ａを覆う保護絶縁膜１７が形成されている。この保護絶縁膜１７によって、ソース・ドレイン領域１６のうちコーナー部１６ａを除く領域上にシリサイド層１８ａを形成する。これにより、ソース・ドレイン領域１６のコーナー部１６ａに生じる接合リーク電流を低減することができる。 （もっと読む）

【課題】アルミニウム合金膜と透明電極が直接コンタクトすることを可能とし、バリアメタルの省略を可能にするアルミニウム合金膜の形成に有用なスパッタリングターゲットを提供すること。
【解決手段】アルミニウム合金膜を形成するためのスパッタリングターゲットであって、合金成分として、Ｘ_１（Ｘ_１＝Ａｇ，Ｚｎ，Ｃｕ，Ｎｉの少なくとも１種）を０．１〜６原子％と、Ｘ_２（Ｘ_２＝Ｎｄ）を０．１〜６原子％含み、それらの含有量が、下記式（Ｉ）の関係を満たすアルミニウム合金膜形成用のスパッタリングターゲットである。
０．７≦０．５×ＣＸ_１＋ＣＸ_２≦４．５……（Ｉ）
［式中、ＣＸ_１はアルミニウム合金中のＡｇ，Ｚｎ，Ｃｕ，Ｎｉの含有量（原子％）、ＣＸ_２は、アルミニウム合金中のＮｄの含有量（原子％）をそれぞれ表す］ （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、ｐチャネル領域５ａを挟むように所定の間隔を隔てて形成された一対のｎ型のソース／ドレイン領域６ａと、ｐチャネル領域５ａ上にゲート絶縁膜７ａを介して形成され、ポリシリコン層１０ａと、ポリシリコン層１０ａとゲート絶縁膜７ａとの界面近傍に形成された金属含有層９ａとを含むゲート電極８ａと、ｎチャネル領域５ｂを挟むように所定の間隔を隔てて形成された一対のｐ型のソース／ドレイン領域６ｂと、ｎチャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成され、ポリシリコン層１０ｂと、ポリシリコン層１０ｂとゲート絶縁膜７ｂとの界面近傍に形成された金属含有層９ｂとを含むゲート電極８ｂとを備えている。また、金属含有層９ａおよび９ｂは、ＰｔおよびＴａＮを含む。 （もっと読む）

【課題】
コンタクト不良の発生を未然に防止することにより歩留まりを向上させた半導体装置の製造方法及び同方法により製造した半導体装置を提供すること。
【解決手段】
同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜と第１の酸化膜とを順次形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有する製造方法により半導体装置を製造する。 （もっと読む）

【課題】ゲート電極とソース・ドレイン拡散層との間でのショートが防止されたフルシリサイドゲートを有する半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、を備える。 （もっと読む）

本発明には、ケイ化ニッケルおよびケイ化コバルトをエッチングする方法ならびに導電線を形成する方法が含まれる。一実施形態では、ケイ化ニッケルを含む基板は、その基板からケイ化ニッケルをエッチングするために効果的な、少なくとも５０の温度および３５０トル〜１１００トルの圧力でＨ_３ＰＯ_４およびＨ_２Ｏを含む流体に曝露される。一実施形態では、ケイ化ニッケルまたはケイ化コバルトのうちの少なくとも一方が、基板からケイ化ニッケルまたはケイ化コバルトのうちの少なくとも一方をエッチングするために効果的な、５０以上の温度および３５０トル〜１１００トルの圧力で、Ｈ_２ＳＯ_４、Ｈ_２Ｏ_２、Ｈ_２Ｏ、およびＨＦを含む流体に曝露される。 （もっと読む）