本発明に係る電界効果トランジスタは、基板（１２）上に連続的に形成されるバッファ及びチャネル層（１６）を備える。ソース電極（１８）、ドレイン電極（２０）、並びに、ソース及びドレイン電極間にあるゲート（２２）はすべて、チャネル層に電気的に接続して形成される。スペーサ層（２６）は、前記ゲートと前記ドレイン電極との間にあるチャネル層の表面の少なくとも一部の上に形成され、フィールドプレート（３０）は、前記ゲート及びチャネル層から絶縁されるスペーサ層上に形成される。フィールドプレート（３０）は、少なくとも１つの導電性パスによってソース電極に電気的に接続され、金属半導体電界効果トランジスタ内におけるピーク操作電界を低減する。
（もっと読む）

半導体形成プロセスでは、ゲート電極（１０）を基板（１０８）の上に形成する。第１シリコン窒化膜スペーサ（１２２）をゲート電極の側壁に隣接するように形成し、そして次に、使い捨てシリコン窒化膜スペーサ（１３０）をオフセットスペーサに隣接するように形成する。次に、使い捨てスペーサ（１３０）の境界によって画定される隆起ソース／ドレイン構造（１３２）をエピタキシャル成長により形成する。次に、使い捨てスペーサ（１３０）を除去して、ゲート電極（１１０）の近位に位置する基板を露出させ、そしてハロイオン注入（１４０）及びエクステンションイオン注入（１４２）のようなシャロージャンクションイオン注入を、ゲート電極の近位に位置する露出基板に行なう。取り替えスペーサ（１３６）を、使い捨てスペーサ（１３０）が形成されていた領域とほぼ同じ領域に形成し、そしてソース／ドレインイオン注入（１４０）を行なって、ソース／ドレイン不純物分布を隆起ソース／ドレイン（１３２）に形成する。ゲート電極（１１０）は被覆窒化シリコンキャップ層（１４４）を含むことができ、そして第１シリコン窒化膜スペーサ（１２２）はキャップ層（１４４）とコンタクトしてポリシリコンゲート電極（１１０）を窒化シリコンで取り囲むことができる。
（もっと読む）

【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。 （もっと読む）

金属層を基板の表面に接着させるための方法及びそれにより得られた構造体が記載されている。該方法は、金属層を基板上に堆積する前に、該基板表面に犠牲酸性有機層を適用する工程を含む。金属層の堆積時、この犠牲酸性有機層はほぼ消費され、それにより優れた接着特性を有する金属／基板界面が残る。
（もっと読む）

本発明は、基板、ソース電極、ドレイン電極、ゲート電極、および有機半導体材料を含む有機電界効果トランジスタに関するものである。このとき、誘電体層（ゲート誘電体）が、ゲート電極と半導体材料との間に配置されている。上記誘電体層は、アンカー基、リンカー基、頭部基、および脂肪族基を含んだ有機化合物の自己組織化単分子層からなる。アンカー基、リンカー基、頭部基、および脂肪族基は、この順にて互いに結合されている。
（もっと読む）

デュアルメタルのＣＭＯＳの配列とその形成方法は、基板（１０）と、その基板（１０）上に形成された複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）を提供する。複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）の各々は、ゲート電極を有する。各ＮＭＯＳゲート電極は、基板（１０）上に第１シリサイド領域（５０）を含み、その第１シリサイド領域（５０）上に第１金属領域（４８）を含む。ＮＭＯＳゲート電極の第１シリサイド領域（５０）は、シリコンの伝導帯に近い仕事関数を有する第１シリサイド（５０）からなる。ＰＭＯＳゲート電極の各々は、基板上に第２シリサイド領域（５４）を含み、その第２シリサイド領域（５４）上に第２金属領域（５２）を含む。ＰＭＯＳゲート電極の第２シリサイド領域（５４）は、シリコンの価電子帯に近い仕事関数を有する第２シリサイド（５４）からなる。
（もっと読む）

本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
（もっと読む）

一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。 （もっと読む）

本発明は、基板と、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第１のＦｉｎ電界効果トランジスタと、フィンにおける第１，第２のソース／ドレイン領域の間にチャネル領域が形成され、かつ、当該フィンの上部にゲート領域が形成されるフィンを有する、上記基板上および／または上記基板中に形成される、第２のＦｉｎ電界効果トランジスタとを備えた、Ｆｉｎ電界効果トランジスタ配置に関する。上記第１のＦｉｎ電界効果トランジスタのフィンの高さは、上記第２のＦｉｎ電界効果トランジスタのフィンの高さよりも高くなっている。
（もっと読む）

形態が向上した金属層を基材の上に形成する方法および処理ツールが提供される。本方法は、プラズマの中で励起された化学種に基材を曝すことによって基材を前処理するステップと、金属カルボニル前駆物質を含有するプロセスガスに前処理された基材を曝すステップと、金属層を前処理された基材の上に化学蒸着法で形成するステップとを含む。金属カルボニル前駆物質は、Ｗ（ＣＯ）_６、Ｎｉ（ＣＯ）_４、Ｍｏ（ＣＯ）_６、Ｃｏ_２（ＣＯ）_８、Ｒｈ_４（ＣＯ）_１２、Ｒｅ_２（ＣＯ）_１０、Ｃｒ（ＣＯ）_６、またはＲｕ_３（ＣＯ）_１２、もしくはこれらの任意の組合せを含み、金属層は、Ｗ、Ｎｉ、Ｍｏ、Ｃｏ、Ｒｈ、Ｒｅ、Ｃｒ、またはＲｕ、もしくはこれらの任意の組合せをそれぞれ含み得る。
（もっと読む）